DT Delta-Sigma ADC 后仿失真问题求助

singer233 · 发表于 2024-10-28 21:59:29

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各位前辈，最近在做DT Delta-Sigma ADC的后仿真的时候，发现电路对第一级积分器中放大器输入处开关的寄生电容极其敏感；该处作为开关管的NMOS的G、S间不到1 fF的寄生电容就会让ENOB从15 bit恶化到14.5 bit，这个现象令我十分费解。
实际上，在这个设计的前仿阶段，我就发现放大器输入处的开关必须用自举开关，通常来说这个地方用互补开关即可，但在这个设计里必须用自举开关才能实现16 bit 的要求，我猜测是自举开关能在更小的MOS尺寸下实现相同的导通电阻，变相减小了寄生电容的大小；但我还是想不明白为什么这个节点对寄生电容这么敏感；理论上对于这种开关电容积分器的结构，由于放大器输入基本保持是共模电压，对寄生电容是不敏感的。我的设计中，第一个放大器用了斩波，但参考相关论文，对于我采用的斩波频率，已经最小化了寄生电容的影响。另外，我这个设计里用的是BCD工艺，不知道是否会是工艺的特殊性导致了这个问题。已经被这个问题困扰了很久，希望各位前辈能够不吝赐教！

第一级开关电容积分器电路图

小tutu · 发表于 2024-10-28 23:22:38

zxkl317408 · 发表于 2024-10-29 09:48:29

你采样电容蛮大的啊，应该不至于吧。你把斩波开关换成理想的事实

zxkl317408 · 发表于 2024-10-29 10:12:04

zxkl317408 发表于 2024-10-29 09:48
你采样电容蛮大的啊，应该不至于吧。你把斩波开关换成理想的事实

采样开关后仿怎么样，是不是采样开关不行

singer233 · 发表于 2024-10-29 10:33:41

zxkl317408 发表于 2024-10-29 10:12
采样开关后仿怎么样，是不是采样开关不行

采样开关的线性度是充分满足要求的，能有18bit以上。在放大器输入的这个节点，感觉限制ADC精度的不是开关的线性度，而是这个开关的寄生电容

singer233 · 发表于 2024-10-29 10:35:40

zxkl317408 发表于 2024-10-29 09:48
你采样电容蛮大的啊，应该不至于吧。你把斩波开关换成理想的事实

现在确实在尝试修改斩波开关尺寸，看看有没有效果。谢谢建议

下场噗噗雨 · 发表于 2024-10-29 11:55:36

首先不建议在积分器运放的输入端使用互补开关，因为p管和n管的电子迁移率不同，导致其ron会出现较大的非线性，其次开关p管和n管的是否同一时间开启和关断？电荷沟道注入也会因为关断时间不同和两端阻抗分布不均匀再次恶化。
你用了自举开关后的有明显的好转现象是因为自居开关可以保持恒定的vgs，且ron也是线性的；
解决方法：使用自举开关；把输入点的共模电压下放到800mV左右，用小尺寸n管即可，避免n管出现弱导通和漏电。

singer233 · 发表于 2024-10-29 14:44:20

下场噗噗雨发表于 2024-10-29 11:55
首先不建议在积分器运放的输入端使用互补开关，因为p管和n管的电子迁移率不同，导致其ron会出现较大的非线 ...

积分器运放的输入端的这个节点，电压基本保持在共模电压，所包含的信号电压很小，因此我理解这里的开关的导通电阻受信号影响的程度是比较小的，不需要采用自举。漏电这个问题检查过，开关管是有充分关闭的。

下场噗噗雨 · 发表于 2024-10-30 01:35:29

singer233 发表于 2024-10-29 14:44
积分器运放的输入端的这个节点，电压基本保持在共模电压，所包含的信号电压很小，因此我理解这里的开关的 ...

第一问题：“该处作为开关管的NMOS的G、S间不到1 fF的寄生电容就会让ENOB从15 bit恶化到14.5 bit”，我不知道你运放输入端的共模电压是多少，假设是vdd/2，虽然
adc工作的过程中这个点是稳定的，但是这个开关需要转移电荷给积分电容，当输入电压的电压接近于vdd时，此时的vgs就会变的很小，那么电荷就无法完全转移，就是所说的弱导通。所以你仿真后得到的频谱大概会有比较严重的谐波？；1fF的电容不会影响到你非常大的积分电容
第二个问题：“自举开关能在更小的MOS尺寸下实现相同的导通电阻，变相减小了寄生电容的大小”，我没理解 rdson和寄生电容间有什么必然联系。
第三个问题：“第一个放大器用了斩波”，加了斩波后你需要跑trannoise才能得到结果，且斩波频率会不会“折叠噪声”后，进入adc的带内呢？

singer233 · 发表于 2024-10-30 10:45:31

下场噗噗雨发表于 2024-10-30 01:35
第一问题：“该处作为开关管的NMOS的G、S间不到1 fF的寄生电容就会让ENOB从15 bit恶化到14.5 bit”，我 ...

谢谢你详尽的回帖。
1. 我的共模电压是VDD/2=2.5V，放大器输入端开关的输入电压确实偶尔会来到 4.3V，这种情况下普通的NMOS开关确实会出现你所说的弱导通的问题；用互补开关或者自举开关应该就可以显著改善这个问题。现在在用自举开关的情况下，在后仿时加入/不加入自举开关的开关管的G S之间 0.8 fF 的一个寄生电容，会造成 3dB 的THD差异，这个寄生电容值和我pF级别的采样电容、积分电容比起来不值一提，所以我很费解为什么它会有这么大的影响。但我昨天看文献注意到自举开关的时钟馈通问题会更严重，不知道会不会和这个有关。
2. 我理解自举开关可以在更小的尺寸下实现相同的rdson，而更小的尺寸就意味着更小的寄生电容
3. 我的仿真结果是加了Tran Noise的；斩波确实会有噪声折叠的问题，但我选取了1/2 fs的斩波频率，已经将这个问题最小化了；并且现在的问题在于失真，噪声方面前后仿是没有太大差异的，也满足我的设计要求

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