esd识别的问题

chip_P · 发表于 2024-10-22 09:14:58

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可否请教一下前辈讲一讲esd的识别问题吗，版图中加了esd Mark层次后就识别不到器件，然后esd的话是spice模型中没有的，但是把电路中的esd删掉之后，lvs就显示没有错误了，对此感到很疑惑，麻烦各位各位大佬讲解一下了

有些懒的二虎 · 发表于 2024-10-22 14:18:53

意思是 esd_mn7_pp_3t这个器件，你在版图generate 出来，能跑的通，自己加了一个标识layer之后，不认这个器件了是吗？
ESD designer不仿的，你跟着工艺库的器件和设计规则能跑通就行。

佳佳佳佳 · 发表于 2024-10-22 15:01:32

是gate的with不同吗，这种情况可以电路设置x，跑lvs可以去改cdl。如果是电路上是普通器件，版图上加mask变成esd器件，可以跑lvs的时候吧加的那层mask做成一个cell在lvs中box掉

chip_P · 发表于 2024-10-23 08:59:49

感谢两位了，原因已经找到了，因为我用的lvs文件是代工厂老一代的版本的，在老一代版本的lvs中没有对esd进行定义，而我用的esd是直接调用新一代的文件库，即把lvs文件换新一代就解决了

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