比较器怎么提高速度？

Yeahtools · 发表于 2024-10-12 16:05:32

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如图，是一个轨对轨的折叠共源共栅运放，在电路中做开换比较器使用，我想提高比较器的速度，减少延迟，该从哪里入手呢？

范修荣 · 发表于 2024-10-14 10:32:05

改结构，用多级放大+钳位结构

Leo123P · 发表于 2024-10-14 11:59:36

提高运放的3db带宽和压摆率两方面入手

bandage510 · 发表于 2024-10-14 13:41:16

由于比较器不需要考虑稳定性，相同功耗下，把cascode结构改为cascade会更好，用最简单的二级运放结构就行了。
修改结构之后，想得到最大的速度，则要想办法提高-3 dB BW和 SR。前者决定小信号下的速度，后者决定大信号下的速度。
对于SR，需要让第二级电流足够大。
对于-3 dB BW，一般把第二级输入管尺寸尽量小，增益尽量低。

Yeahtools · 发表于 2024-10-16 15:35:59

bandage510 发表于 2024-10-14 13:41
由于比较器不需要考虑稳定性，相同功耗下，把cascode结构改为cascade会更好，用最简单的二级运放结构就行了 ...

可是老大就非得让我用这个结构

Yeahtools · 发表于 2024-10-16 15:37:19

Leo123P 发表于 2024-10-14 11:59
提高运放的3db带宽和压摆率两方面入手

对，因为我只能用这个结构，我就是想提高3db带宽，可能我提问没说清楚，但是具体怎么提高呢？

Leo123P · 发表于 2024-10-16 17:12:54

Yeahtools 发表于 2024-10-16 15:37
对，因为我只能用这个结构，我就是想提高3db带宽，可能我提问没说清楚，但是具体怎么提高呢？
...

dc找主极点，让主极点处的输出阻抗尽量小，另外可以加大输出直流的电流增大压摆率

15855519743 · 发表于 2024-10-17 13:50:09

你用cascode的话速度很难快啊，因为cascode端的电阻很大，制造了一个低频极点，直接就影响速度了。结构不变的话只能增大电流了

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