有关采样开关的求教

spr.x · 发表于 2024-9-26 16:13:13

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本人目前在做一个40n的项目，想实现一个14bit的ADC，前级的采样开关目前线性度sfdr是100db，开关断开之前跟随线性度只有90db，但是开关断开之后线性度居然更高了，讲道理不应该是采样开关断开前跟随阶段的sfdr更高吗？为什么存在时钟馈通和电荷注入之后，sfdr会更高呢？有没有大牛可以解答一下？

[求助] 有关采样开关的求教

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