Verilog补码乘法

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我在设计一个矩阵乘法模块，输入数据和输出数据都是补码，计算过程可以直接将两个数据相乘然后判断正负吗？还是说要先把补码转换成原码，然后把结果转换成补码输出

ht_lch

乘法的话，不是通过符号位就可以直接得到吗？还有就是verilog 定义成signed的话工具会自动综合成有符号的乘法器吧

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ht_lch 发表于 2024-9-24 20:06
乘法的话，不是通过符号位就可以直接得到吗？还有就是verilog 定义成signed的话工具会自动综合成有符号的乘 ...

要能软件配置有符号还是无符号，比如有*有，有*无，无*有，无*无，直接定义signed的电路好像不能复用

liuguangxi

可以类似这么来写（tc_*控制输入数据为有符号(1)或无符号(0)）：

1. input [7:0] a, b;
   
2. input tc_a, tc_b;
   
3. output [15:0] z;
   
4. 
   
5. wire signed [8:0] a_sgn, b_sgn;
   
6. wire signed [15:0] z_sgn;
   
7. 
   
8. assign a_sgn = $signed({tc & a[7], a});
   
9. assign b_sgn = $signed({tc & b[7], b});
   
10. assign z_sgn = a_sgn * b_sgn;
    
11. assign z = $unsigned(z_sgn);
    
12. 
    

复制代码

ht_lch

2441697316 发表于 2024-9-24 20:50
要能软件配置有符号还是无符号，比如有*有，有*无，无*有，无*无，直接定义signed的电路好像不能复用

那确实不能复用

catannie

有补码乘法算法，可以参考 Computer arithmetic / Behrooz Parhami. – 2nd ed.有专门讲乘法器的章节， 在 https://bbs.eetop.cn/thread-976509-1-1.html 有提供下载

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liuguangxi 发表于 2024-9-25 09:36
可以类似这么来写（tc_*控制输入数据为有符号(1)或无符号(0)）：

卧槽，确定这样的功能没问题吗，好简单的写法，我现在已经写完了，老老实实补码转源码

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liuguangxi 发表于 2024-9-25 09:36
可以类似这么来写（tc_*控制输入数据为有符号(1)或无符号(0)）：

话说$signed可综合吗

liuguangxi

2441697316 发表于 2024-9-27 10:49
话说$signed可综合吗

当然可以综合，主流EDA工具都支持

2441697316

liuguangxi 发表于 2024-9-27 14:46
当然可以综合，主流EDA工具都支持

有个问题，为什么a_sgn要定义为9位