APR阶段最小延迟仿真不通过问题

zhuxi522

请问各位大佬，我在后仿APR网表+SDF文件后，VCS仿真加maxdelays+negdelays可以通过，但mindelays+negdelays情况下报了timing violation。我怀疑是hold问题，但不知道怎么修？（图一是报错信息，图二是VCS脚本，图三是最追到APR网表中代码的位置，图四是标准单元库中这个cell的定义）。
有几个问题想请教一下：
1.是否可以断定是hold问题？
2.我追踪到u_channel_5.shift_mem2_reg_5__2_这个信号，但不知道是在综合后的网表里改还是在APR的网表里改？能在RTL里改么？
3.如果是hold问题需要插入什么单元，TSMC 65库中的DELx还是插两个反向器？还有就是插入几个插多大的进去？图五图六是单元库。
麻烦各位大佬指教一下