求助一下，veriloga可以调用verilog的实例化模块吗？

肖澳庆 · 发表于 2024-9-18 15:35:25

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楼主做了一个一个ADC，ADC的数字部分dig_top是用verilog写的，为了验证功能，纯模拟部分ana_top使用veriloga写出来了，两部分分开联仿是没问题的。ADC顶层adc_top也使用veriloga写代码，直接调用了dig_top的verilog代码，但是仿真会报错，请问veriloga是不能调用verilog的实例化模块吗？如果不行，有办法解决吗？

18674017324 · 发表于 2024-9-18 17:11:14

直接用ams仿真

肖澳庆 · 发表于 2024-9-24 11:59:35

18674017324 发表于 2024-9-18 17:11
直接用ams仿真

谢谢，已经解决了，数字模块用Verilog-ams重新做了一下，语法什么的没有变，只改了改部分内部变量的类型，然后ADC顶层也使用verilog-ams，可以直接调用veriloga，然后就可以仿真了

[求助] 求助一下，veriloga可以调用verilog的实例化模块吗？

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