数字IC/FPGA设计验证课程视频

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《数字IC设计验证》课程目录

-----------------------------------------数字IC设计--------------------------------------

设计基础
序号	内容	时长（分钟）
1	CMOS晶体管原理，基本单元电路原理	120
2	微机原理概要	110
3	Verilog语言入门	400
4	常用组合逻辑结构，SRAM结构与控制	110
5	IP/IC设计流程	40
6	可综合Verilog语言进阶	240
7	Modelsim/VCS/Verdi使用与file list编写	90
8	Verilog语言进阶	90
9	基于verilog的简单仿真环境设计	25
10	FPGA设计入门（基于xilinx FPGA）	140
常用电路设计结构
序号	内容	时长（分钟）
1	FSM设计	30
2	流水线设计理论与bin2bcd, sad_cal设计实例	150
3	仲裁器设计	60
4	可综合编码风格（Coding Style）	90
5	跨时钟域电路设计与async fifo设计实例	240
6	脉动结构初探与数据排序设计实例	10
7	ping-pong操作与matrix_trans设计实例	35
8	流水线控制与反压	35
9	流水线冲突与forward path解决	35
10	典型电路结构解析(分频器，CLK  MUX，异步复位的同步)	70
11	数据滑窗与guass_filter设计实例	60
设计进阶
序号	内容	时长（分钟）
1	SOC系统架构：APB/AHB/AXI总线精讲	520
2	apb_sram, ahb_sram设计实例	20
3	ARM的ahb-lite bus mux, ahb2apb_bridge代码走读	110
4	STA时序分析	360
5	TCL脚本语言入门	70
6	Gate仿真	60
7	Power和门控时钟设计	60
8	DFT设计基础	95
9	wujian100 SOC结构赏析	75
10	ARM的ahb-lite bus matrix代码走读	135
EDA软件使用
序号	内容	时长（分钟）
1	Spyglass使用	20
2	Designware IP调用	10
3	DC综合实例	150
4	Formality使用	30
5	Vivado使用	40

FPGA设计实战
序号	内容	时长（分钟）
1	按键控制的流水灯	15
2	输入消抖与板级系统同步	60
3	zynq结构分析，PS端ARM使用	90
4	vivado与modelsim联合仿真	25
5	UART, IIC接口介绍与IP使用	180
6	基于MicroBlaze的SOC系统搭建	20
7	PS-PL端AXI数据交互与基于ARM核的SOC系统搭建并实现图像实时采集，DDR存储与LCD显示功能	120
8	DDR控制器:MIG IP核的使用	60
9	ARM DesignStart M0系统解析与FPGA实现数字时钟	320
设计项目
序号	内容	时长（分钟）
1	SHA-1/SHA-256哈希算法的高效实现	230
2	AXI接口的Central DMA控制器设计	265
3	每年替换的 X 项目
就业指导
序号	内容	时长（分钟）
1	秋招备战与简历编写	120
2	致新晋工程师	70
设计问题集锦
序号	内容	时长（分钟）
1	QQ学员专群问题集锦	320

-----------------------------------------数字IC验证--------------------------------------

SV基础
序号	内容	时长（分钟）
1	SV&UVM验证学习路径	22
2	SV&UVM验证概述	65
3	SV的基本数据类型	135
4	SV的程序结构：task/function/program/package	100
5	SV的interface	40
6	SV的面向对象编程	85
7	SV的并发线程与模块间的通信	73
8	用SV验证的思想让一个DUT跑起来	17
9	SV的受约束的随机化	45
10	基于SV的第一个验证环境	50
11	SV的功能覆盖率描述	80
12	模块验证的测试点分解	25
UVM基础
序号	内容	时长（分钟）
1	UVM使用基础	65
2	使用UVM component的代码走读	9
3	用UVM的工厂方法例化component&object	30
4	UVM component的phase机制	28
5	UVM的configure机制	25
6	UVM的field automation机制	22
7	UVM的消息打印	28
8	UVM的TLM1.0通信	85
9	UVM的sequence&sequencer	105
验证练习
序号	内容	时长（分钟）
1	SV搭建sad_cal的验证环境	55
2	用UVM搭建sad_cal的验证环境(含测试点分解)	60
3	用UVM搭建ahb_sram_simple的验证环境（含测试点分解）	90
SV/UVM验证进阶
序号	内容	时长（分钟）
1	SV的call back机制	20
2	UVM的override机制	15
3	UVM的virtual sequence&sequencer	45
4	SV中用process类与disable提前终止进程	85
5	UVM环境中支持多次reset	30
6	UVM环境在VCS下的仿真	10
7	code coverage	75
8	多个sim结果的合并与coverage分析	12
Assertion
序号	内容	时长（分钟）
1	assertion基础	90
2	sampled value functions	25
3	sequence定义的操作符	125
4	1T pulse req_ack协议的assertion	8
5	assertion进阶	30
6	APB接口的assertion	25
7	assertion语句执行的time region	12
验证项目
序号	内容	时长（分钟）
1	APB VIP代码走读与使用	120
2	AHB-Lite VIP代码走读与使用	135
3	AXI VIP设计	180

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课程由珠海芯思科技有限公司提供：http://www.siliconthink.cn;



课程咨询：杨经理（SKY），QQ：1691246122；



B站试听课程：https://space.bilibili.com/660419149（数字IC/FPGA设计基础，SV验证，APB/AHB-Lite总线协议， SV的assertion）；

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-----------------------------------------课程项目--------------------------------------

1：SHA-256哈希算法IP设计

具体功能如下：

Ø  支持标准SHA256哈希算法；
Ø  最大源数据长度4GB；
Ø  内嵌DMA模块，主动进行源数据读，最大burst length 16；
Ø  每66个周期完成一个512bit数据块的处理；
注：SHA256协议规定的padding操作（有效数据尾补1’b1，补0x00，填写有效数据bit长度）由SW完成。
为了提高AXI bus的利用率，使用了如下AXI总线的特性：
Ø  Read command outstanding，最多outstanding 16x32bit的数据；

设计框图如下图所示：

2：AXI CDMA控制器IP设计

具体功能如下：

Ø  source/destination起始地址只需要byte对齐（无需32bit对齐）；且source/destination起始地址在一个32bit内的byte位置可以任意（比如source从0xc001001开始，destination从0xf080003开始）。
Ø  支持2D（二维矩形框[y,x]）数据的copy，要求source/destination的二维矩形框的低维（x-dir）byte长度必须一致；
Ø  二维矩形框[y, x]的低维，即x-dir，byte长度取值范围：[4,65536]；
Ø  二维矩形框[y, x]的高维，即y-dir，取值范围：[1, 65536]；
Ø  二维矩形框[y, x]的低维，即x-dir，每完成一行数据，距离下一行有效数据可以有[0~65535] byte的间隔；source/destination的间隔距离可以任意；
Ø  支持command linked list，SW一次配置可以完成多块数据的copy（一次最多255块）；
该模块通过APB slave接口来配置内部寄存器；通过AXI master接口来完成数据的read/write操作。
为了提高AXI bus的利用率，使用了如下AXI总线的特性：
Ø  Read/Write channel并发操作;
Ø  Read/Write command outstanding;
Ø  User ARID, can support read data out-of-order;

内部模块结构如下：

3：Ascon加解密IP设计（23年X项目，23年复微杯赛题）

具体功能如下：

Ø  支持Ascon-128,Ascon-128a加解密算法；

Ø  支持Ascon-Hash,Ascon-Hasha校验/认证算法；

Ø  支持0或4GB内Associated data长度；

Ø  支持4GB内的plaintext/code长度的加解密；

Ø  支持4GB内的message的hash校验/认证生成；

Ø  一个周期完成一次Ascon permutation变换；

Ø  AHB-Lite master接口仅发送32bit single burst；

本设计在决定1个周期完成一次permutation变换后，其它部分均以面积优先考虑。比如：在flow control模块里面，输入输出各只有一组128bit的buffer，假设AHBbus的r/w操作都能及时得到响应。

• 设计框图如下图所示：
  

4：AHB-Lite接口I-Cache设计与UVM验证（24年X项目）
主要功能如下：

Ø  上/下游接口均采用ahb-lite接口；
Ø  4-way set associate I-cache；
Ø  cache line size固定为128bit，cache size可通过parameter灵活配置；
Ø  cache替换算法使用tree-based pseudo-LRU；
Ø  低read latency；
Ø  上游ahb-lite接口只支持single burst(没有数据rw时，htrans=idle)；
Ø  上游ahb-lite的非cacheable instruction read trans，所有dataread/write trans都做bypass处理；
Ø  下游ahb-lite接口可能发送：single/wrap4 burst（没有数据rw时，htrans=idle）；
注：上游ahb-lite接口只支持single burst是可接受的，因为直接连接的MCU ahb-lite接口通常只发出这种类型的burst（比如：cortex-m0/m3, 蜂鸟E203, 平头哥E902）。
本设计优先考虑ahb read latency，在加入I-Cache后，ahb路径上的组合逻辑delay会增加。根据不同的SOC系统需求，可以更改parameter “index_bits”来灵活控制cache的总size。

设计框图如下图所示：

该模块在SOC系统中的位置如下：

UVM验证框架：

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