请教finesim+vcs进行数模混仿遇到的问题

yangtao417 · 发表于 2024-9-11 15:53:57

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请教大家一个问题，我在进行数模混仿的时候，在init文件里定义好了a2d的配置，如：“a2d loth=0.2v hith=1.5v node=tb.u_top.u_ana.qst_uv_flg”，但是我在编译之后发现，./simv.msv/interface_element.rpt文件里它把qst_uv_flg这个信号识别成inout端口，实际上它是一个analog的output，digtial的input信号，interface_element.rpt文件里是这样描述的“inout loth=0.2v hith=1.5v hiv=1.8v lov=0v node=tb.u_top.u_ana.qst_uv_flg”，这样造成的一个问题就是在仿真时，从模拟一侧看这个信号是正常的，但是在数字一侧看，此信号在波形为1的位置显示的却是z态，如下图所示，请问大家有遇到类似的问题吗？是怎么解决的？感谢！

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yangtao417 · 发表于 2024-9-12 10:48:59

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yangtao417 · 发表于 2024-9-18 09:33:49

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