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无限深势阱 · 发表于 2024-9-10 20:27:04

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求教各位大佬，为什么M2、3两个pmos的Vds会这么高，其他的管子直接都是线性区啦

xuwenwei · 发表于 2024-9-11 08:51:29

楼上说的很对设计电路最开始就是偏置电路你偏置电压都不对 dc工作点无法保证

米先生 · 发表于 2024-9-11 08:57:24

用电流镜提供电流吧

mmkyy · 发表于 2024-9-11 09:01:45

这个全差分电路得用共模负反馈来偏置，不能用理想电压来偏置。

迷路大脸猫 · 发表于 2024-9-11 09:05:10

本帖最后由迷路大脸猫于 2024-9-11 09:12 编辑

这不是很正常，下方有电流源限流，而上方没有，上方驱动更高自然导致输出电压高。
做共模反馈吧。

或者输出接你想要的共模，调整上方管子尺寸到电流合适
但最终还是要做共模反馈的，不然不同工艺角共模会偏。

吃纸 · 发表于 2024-9-11 09:19:41

学习一下共模反馈吧~

IC菜鸟plus · 发表于 2024-9-11 10:19:47

赞成楼上的意见全差分的运放要共模反馈，建议楼主补下共模反馈的知识

无限深势阱 · 发表于 2024-9-11 17:07:26

IC菜鸟plus 发表于 2024-9-11 10:19
赞成楼上的意见全差分的运放要共模反馈，建议楼主补下共模反馈的知识

好嘞，正在疯狂补充中，太感谢啦

无限深势阱 · 发表于 2024-9-11 17:10:57

偏置部分确实有问题，看了个教程上用了理想电压就直接放上去了，确实不应该这样，感谢大佬指点

无限深势阱 · 发表于 2024-9-11 17:12:25

xuwenwei 发表于 2024-9-11 08:51
楼上说的很对设计电路最开始就是偏置电路你偏置电压都不对 dc工作点无法保证 ...

嗯嗯，还在学习补充，非常感谢大佬

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