VIN到VSS的ESD用e-pch5，请问是S接PAD还是D接PAD

芯片小兵

具体情况是，电路的e-pch5是Source和Bulk接在一起，接到PAD。D端接VSS。但是版图中，source端是没有拉开gate距离的，而且没有加SAB层次。drain端是拉开距离的并且增加SAB层次。想请教一下，电路这种接法是不是有问题。电路也坚持让这么画版图，把没有拉开距离也没有SAB的source接pad，d端接VSS。

ksj116

芯片小兵 发表于 2024-9-12 11:53
您这边的意思，电路连到没有SAB的S端是对的，d端的SAB是为了保证寄生的nwell到p的pn结，统一击穿开启？
...

是的。SAB 的作用就是镇流Drain端作用。 当然，如果你希望Source端也加SAB，对器件抗ESD是有好处的，It2会高点，但ESD Ron 会稍大。

来杯柠檬加冰水

看你VIN的电位 ，高于VSS即做为PAD接D端，低于VSS即做为地接S端

芯片小兵

来杯柠檬加冰水 发表于 2024-9-10 20:09
看你VIN的电位 ，高于VSS即做为PAD接D端，低于VSS即做为地接S端

是高与VSS的，整个芯片VIN最高的，最低的就是VSS。电路说没问题，我还是觉得哪里不对。也和他解释不清楚，佬能详细的解释一下吗。

rainydate

让电路解释，没有问题

powerboy711

因为是pmos，接法没啥问题

芯片小兵

powerboy711 发表于 2024-9-11 08:54
因为是pmos，接法没啥问题

可以详细解释一下吗？

ksj116

你是没有IO to VDD保护器件的 Failsafe 设计。PMOS  管子接IO to VSS来保护IO ESD 不常见，但也可行。但这种易引起LUP问题。至于ESD PMOS 为何还保持接地的Drain 加SAB，而接IO 端口的 Source 还是Normal，你可以从PMOS ESD保护 原理来理解就好了。

ksj116

IO ESD 通过Nwell to P+ drain 的avalanch BV 来形成PNP 泄放。SAB的作用就是使Drain端口finder能均匀开启，所以Drain SAB 是不能变的。

芯片小兵

ksj116 发表于 2024-9-12 11:29
IO ESD 通过Nwell to P+ drain 的avalanch BV 来形成PNP 泄放。SAB的作用就是使Drain端口finder能均匀开启 ...

您这边的意思，电路连到没有SAB的S端是对的，d端的SAB是为了保证寄生的nwell到p的pn结，统一击穿开启？