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[求助] 差分时钟及PLL输出时钟约束

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Rainbowdawn
发表于 2024-9-9 14:53:25 | 显示全部楼层 |阅读模式

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FPGA采用差分时钟输入，接到了使用Vivado生成的PLL模块，在该IP生成时定义了输入与输出频率，使用Vivado进行综合及实现时，应当怎么进行差分时钟及PLL输出的时钟的约束(.xdc)，以差分输入时钟及PLL输出时钟均为10MHz为例
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