后仿waive掉时序违例后是如何采样的？

BranJiang · 发表于 2024-9-5 14:34:48

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x

哪位大佬帮解答下：

Timing violation in top.clk_gate_sel_b_reg_0_latch
$setuphold( posedge CP &&& nTE_SDFCHK:140696.886ns, posedge E:140696.874ns, limits: (0.016ns,0.002ns) );

现在有这样一条时序违例，波形上出现的Q端是x态

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然后我用+optconfigfile+ waive这条时序违例，Q端波形如下，输出的是1；

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请问第二个图为啥能踩到1，这个采样的原则还是和rtl仿真一样吗？采时钟验左侧的数据？

BranJiang · 发表于 2024-9-6 10:19:44

有同行解答一下吗

mikyli · 发表于 2024-9-6 10:47:08

setup violation,waive掉这条，就不做timing check，可以采样到，只是由于timing不满足，导致violation，从而仿真器将输出变成了X

[求助] 后仿waive掉时序违例后是如何采样的？

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