virtuoso中VerilogA模块中的变量DC扫描的问题

ICSHU · 发表于 2024-9-2 12:19:44

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本帖最后由 ICSHU 于 2024-9-2 12:22 编辑

一个十进制转二进制的verilogA模块，输入设为变量，可以跑DC，功能正确，但在DC里sweep variable的话，正确设置起点终点和步长，只会得到扫描起点的DC结果，无法依次扫描，可能是代码问题还是设置问题呢？或者各位大佬们有没有能实现DC扫描变量的verilog模块，感谢关注和指导！

newicing · 发表于 2024-9-2 14:30:57

十进制转二进制，离散的信号，不能扫DC吧

lwzunique · 发表于 2024-9-2 15:03:46

你把代码和bench贴出来看看，或者你直接调用ahdlLib的看看它怎么写的，把clk去掉就可以了

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