create_generated_clock在CTS时的表现

dyt99 · 发表于 2024-8-26 14:11:37

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若设计中存在分频时钟，sdc定义了create_generated_clock，看到有资料说：在后端设计CTS阶段，生成分频时钟的D触发器的CK端会作为through pin，不会进行balance，那么工具会把后级的哪个ck端认为是sink pin呢？在上述情况下，一般要进行哪些额外设置来进行CTS呢？

adan313 · 发表于 2024-8-26 15:29:48

同问，，帖子顶起来

zero_0 · 发表于 2024-8-26 18:41:30

这个分频器下游的所有寄存器及IP

dyt99 · 发表于 2024-8-27 17:37:42

zero_0 发表于 2024-8-26 18:41
这个分频器下游的所有寄存器及IP

请问这样的话，是不是分两种情况，如果分频时钟和主时钟之间不存在timing check，应该通过设置把分频的触发器CK点设为sink pin，如果存在timing check，就不用进行额外设置呢，是这样理解吗

cxksyue · 发表于 2024-8-28 09:59:57

第一版跑什么都不用设，时钟树会穿过分频时钟，sink点为分频时钟后面寄存器的CK端。跑完之后，当你发现定义分频时钟的寄存器和其他sink点有timing check，并且时序违例大无法MET，再去调sink点的时钟长度；不要轻易去调generate clk定义点的那个寄存器，否则会导致它后面连的所有sink点发生变化；你多跑几版看看就知道了。

dyt99 · 发表于 2024-8-28 11:27:51

cxksyue 发表于 2024-8-28 09:59
第一版跑什么都不用设，时钟树会穿过分频时钟，sink点为分频时钟后面寄存器的CK端。跑完之后，当你发现定义 ...

好的谢谢

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