sigmadelta用理想器件搭建出来用不了

fantasy19853 · 发表于 2024-8-18 19:41:54

本帖最后由 fantasy19853 于 2024-8-19 20:49 编辑

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和书上结构完全一样，这是书上的结构(只有系数不同，但是系数通过simulink验证了)

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下面还有图片说明

fantasy19853 · 发表于 2024-8-18 19:43:46

CLK和CLK_N是两相非交叠时钟

fantasy19853 · 发表于 2024-8-19 20:49:02

电路图（书上是CLK2取反控制比较器，这里是CLK1，直接控制，逻辑上应该没问题）

各级积分器输出

比较器输出

fantasy19853 · 发表于 2024-8-20 09:50:12

共模为600mV时候各级积分器的输出，第一级蓝色的上去了，白色很乱的第二级积分器输出

LSnowPine · 发表于 2024-8-20 09:51:04

这是哪篇文献的

fantasy19853 · 发表于 2024-8-20 10:22:59

吧比较器的时钟换了一下好多了，但是为什么中间会击穿，是我系数设计的问题吗，看了下matlab中的一二级积分器输出，确实超过vdd了，写函数的时候好像只能控制vinmax没法控制voutmax，我再去看看研究研究，火车上再看看书

fantasy19853 · 发表于 2024-8-22 16:30:00

LSnowPine 发表于 2024-8-20 09:51
这是哪篇文献的

就是入门到精通那本书，我好像发现问题了，我一会再看看，谢谢您的回复！祝您身体健康万事如意！！

fantasy19853 · 发表于 2024-8-23 10:55:43

LSnowPine 发表于 2024-8-20 09:51
这是哪篇文献的

understand那本书上的

LSnowPine · 发表于 2024-8-23 16:49:29

fantasy19853 发表于 2024-8-23 10:55
understand那本书上的

好的

meng同学 · 发表于 2024-8-23 23:29:57

等待回复~
楼主做verilogA建模吗？能否说一下比较器和运放都是采用哪个模型。

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