sdc约束问题

jinfeier · 发表于 2024-8-15 09:43:46

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有些时钟可能就一个跳变沿，在这个跳变沿去采样，CK接了几个寄存器，这个时钟在sdc如何去约束呢

zero_0 · 发表于 2024-8-16 10:56:34

几个跳变沿不是重点，重点是这个跳变沿和数据的关系：如果是一个周期捕获，那就是默认的约束；如果是多周期捕获，那就是multicycle; 如果是不在意时间长短反正能做到等数据稳定后再捕获，那就是false path

jinfeier · 发表于 2024-8-16 14:24:36

zero_0 发表于 2024-8-16 10:56
几个跳变沿不是重点，重点是这个跳变沿和数据的关系：如果是一个周期捕获，那就是默认的约束；如果是多周期 ...

谢谢大佬，假如跨时钟域慢时钟域到快时钟，应该设置多周期，但是没有设置，时序也是OK的。综合和PR工具会做什么，我意思是插很多cell吗，对面积功耗或者性能有什么隐患

zero_0 · 发表于 2024-8-16 15:04:19

jinfeier 发表于 2024-8-16 14:24
谢谢大佬，假如跨时钟域慢时钟域到快时钟，应该设置多周期，但是没有设置，时序也是OK的。综合和PR工具会 ...

具体看逻辑多不多，如果逻辑很少即使快时钟的一个周期也能轻松使用小驱动、HVT来满足时序，那基本没有影响；不然就是过度优化导致功耗面积增加。从最终结果来说就这样

jinfeier · 发表于 2024-8-16 15:10:59

zero_0 发表于 2024-8-16 15:04
具体看逻辑多不多，如果逻辑很少即使快时钟的一个周期也能轻松使用小驱动、HVT来满足时序，那基本没有影 ...

好的，大佬觉得sdc书写的时候，是设计驱动结果呢，还是说结果驱动sdc约束。比如约多周期人为设置，可能会出错，那可以先让工具按单周期检查，如果有时序违例了，再具体分析去约束sdc吗。这种合理吗

zero_0 · 发表于 2024-8-16 15:50:53

jinfeier 发表于 2024-8-16 15:10
好的，大佬觉得sdc书写的时候，是设计驱动结果呢，还是说结果驱动sdc约束。比如约多周期人为设置，可能会 ...

这种是对设计或SDC不熟悉时比较安全的做法，但是弊端很多：过度优化、反复迭代、增加物理实现难度，不会认真检查约束和设计的关系

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