分享一下如何使用理想adc来产生多位数字控制信号

Cx_1221 · 发表于 2024-8-9 18:15:16

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在很多模块当中有些控制信号有特别多；一一给予电源或者地也可以去控制信号的数字，但是远不如使用一个理想adc去产生相应的数字编码。

传统方法

因此使用verilogA编写一个理想的adc十分有必要；尽管ahdLib库里面自带理想adc与dac；但是都是需要额外设置clk的，这对于控制信号来说没有必要，而且有时clk给错，还不大行。具体操作如下：

使用理想adc产生控制信号

贴上adc8b \adc16b模块的verilogA代码：（如果需要其它理想adc，照猫画虎）

8bit理想adc代码

adc8b

16bit理想adc代码

adc16b

（如有错误请各位朋友纠正，谢谢）

teaandpot · 发表于 2024-8-9 19:27:49

这个不会么

zzzzzsn · 发表于 2024-8-14 17:28:51

感谢！最近正需要这样一个东西

li13313219079 · 发表于 2024-10-30 21:29:12

第一个for循环里面i>0改为i>=0,不然最低位一直输出0。

Cx_1221 · 发表于 2024-11-26 11:56:10

li13313219079 发表于 2024-10-30 21:29
第一个for循环里面i>0改为i>=0,不然最低位一直输出0。

哇趣，真的。谢谢大佬

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