锁相环频率锁定后存在很大相位差导致控制电压很大纹波

ArcherKF

个人认为这部分的纹波并不来源于CP，因为PFD共同为高的时间应该没有这么久，而且如果仔细观察纹波的频率，大概率是VCO的输出频率或者其输出频率的两倍。所以这部分纹波可能来自于VCO。
关于这个纹波对锁相环性能的影响我目前还没有了解得特别透彻，但是由于它是很高频的信号，远远超过锁相环的带宽，所以我认为对锁相环的影响应该没有很大，如果想要进一步降低该影响，我建议2个方法，1、降低VCO的Kvco。2、增大滤波器的C1.但是上述方法都会影响环路的稳定性。

zhangyp

我观察UP和DOWN信号的宽度很大的不同，但这个情况到最后版主描述的已经锁定了，那初步说明UP和DOWN的电流失配很严重，UP开通很长的时间和DOWN开通很短的时间这些总计所产生的电流注入到LPF的电荷数量最后要一致才能说明是锁定了；如果是charge pump的问题的话，可以从这方面看看，降低DOWN nmos的电流或增大UP PMOS的电流，使得充放电的时间在锁定的时候重合；

wandola

电路仿真而已，不可能是pfd couple到vco的ref spur.

电容为何物？mom or mos? 如果是mos/varactor, 你需要仿真你正真的电容值。

另外替换成理想器件，每次只换一个。这样找找问题。

cp 也可以替换成理想的variloga模型。当然，每次置换一个。

tanborui123

我觉得这明显是cp或者lpf中哪个地方的漏电造成的，你的up和down信号都低的时候，理论上cp是不该输出任何电流到lpf的，但是你的这一段是有明显的电压下降，这就导致pfd的输入端必须来产生一个相位差来补偿这一部分电荷所以才造成你看到的这个周期性波动，并且你说你吧lpf的元件换成理想的就没问题，那就大概率是lpf里面的某个地方漏电，你的工作电压在1.1v，那很有可能你的工艺是比较先进的制程，很有可能是某个栅极的漏电说不定

rickandmorty

这已经锁定了，建议进一步增大一下你CP中运放的环路增益同时改善一下CP的漏电，环路滤波器带宽允许的话再减小一些

srj915

tanborui123 发表于 2024-8-1 09:44
我觉得这明显是cp或者lpf中哪个地方的漏电造成的，你的up和down信号都低的时候，理论上cp是不该输出任何电 ...

是的，已经解决了，是lpf 电容漏电导致的，替换了电容已经解决

srj915

wandola 发表于 2024-8-1 09:21
电路仿真而已，不可能是pfd couple到vco的ref spur.

电容为何物？mom or mos? 如果是mos/varactor, 你需要 ...

是的，确实是电容漏电导致的，重新选型就好了

srj915

nanke 发表于 2024-7-31 11:40
那你看下你用的mos电容有没有漏电或者寄生之类的。不行就只能用mom电容或者厚栅mos了。
...

你好，请教个问题
SS 低温低压的corner下，PLL设定最高频率（960MHz)就会出现在频率上升的过程中VCO频率波动很大，控制电压的波动和vco频率波动一致，同时环内分频器也会出现时而工作时而不工作的情况。FF和TT情况正常工作锁定
目前已经验证的的情况如下：（1）验证了单独V CO的工作频率在该corner下可以达到；（2）将LPF的电容替换成理想电容，问题仍然存在；（3）将仿真最高频率从960MHz 降到900MHz，问题仍然存在。

nanke

输入频率，环路带宽，相位裕度多少。这看起来都环路震荡了。

srj915

nanke 发表于 2024-12-13 19:48
输入频率，环路带宽，相位裕度多少。这看起来都环路震荡了。

这个case下输入频率ref I=8MHz,N=120,环路带宽=227.7KHz，phase margin=41.74