ERC：floating.psub_float

bubushenghua · 发表于 2024-7-24 18:08:53

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本帖最后由 bubushenghua 于 2024-7-24 18:08 编辑

1.一个模拟IP：内部有多个NWELL。

需要在每一个NWELL的四周围一圈p_guarding吗？
2.不围的话：会报floating.psub_float
3.在每一NWELL的周围围一圈p_guarding,电位相同，接芯片最低电位。floating.psub_float就没有了。
4.在顶层：Nwell的周围也没有围ring。

5.有没有理解这个float psub到底是怎么回事？需要版图clean吗？不clean这个会有风险吗？

ethanchung · 发表于 2024-7-24 20:10:24

check your PDK relevant documents, there must be a solution

bubushenghua · 发表于 2024-7-24 21:35:00

谢谢您的帮助！

熊韵 · 发表于 2024-7-25 10:06:23

首先建议你看看半导体器件物理，去drc的rule文件中查看管子的剖面图，了解管子结构。
然后他报的错是，你ISO岛中的p-（我个人理解成独立的p衬）悬空了，也就是isub。所以我猜测你用的应该是ISO管，它并非直接做在整个衬底上，是做在由nbl（埋层）和n注入隔离出来的一个碗装结构内，相当于和整个晶圆的p衬分离了。那么这部分隔离出来的p也是需要固定电位的，并非是你的n阱周围要加ptap，并固定电位，和你的n阱毫无关系。是你ISO岛中的isub，必须要固定电位，不应该悬空

bubushenghua · 发表于 2024-7-25 12:27:28

熊韵发表于 2024-7-25 10:06
首先建议你看看半导体器件物理，去drc的rule文件中查看管子的剖面图，了解管子结构。
然后他报的错是，你IS ...

谢谢大佬解惑。

bubushenghua · 发表于 2024-7-25 12:48:26

熊韵发表于 2024-7-25 10:06
首先建议你看看半导体器件物理，去drc的rule文件中查看管子的剖面图，了解管子结构。
然后他报的错是，你IS ...

大佬，目前设计的版图,工艺是TSMC180nm_5V。不是BCD工艺。版图中没有用到ISO ring。

Frost1230 · 发表于 2024-7-31 09:58:49

nw应该是围在pmos周围的n环上的吧，假设所有nw电位相同的话，把他们的n环相互之间连接起来接好电位以后只需在整个模块外面围一个

Frost1230 · 发表于 2024-7-31 09:59:56

nw应该是围在pmos周围的n环上的吧，假设所有nw电位相同的话，把他们的n环相互之间连接起来接好电位以后只需在整个模块外面围一个p环应该就不会报这个错了

真诚的小鲸鱼 · 发表于 2024-11-28 16:37:33

感谢，我也是想知道的

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