高速比较器设计求助

Xuxans · 发表于 2024-7-21 22:56:53

大佬们好，小弟现在有一个项目中需要设计一个高速比较器，至少需要在70MHz的工作频率下工作，实现将输入信号与VREF进行比较。
由于项目的特殊性，设计工艺是 .18 BCD工艺，VDD采用5V供电，输入信号的摆幅较大，有200mV左右。由于没有时钟信号，所以暂时排除动态的结构。

目前做了一些尝试，但是计算时面临管子尺寸过大以及设计功耗过高的问题，求助各位大佬有没有什么合适的结构，最好有论文或者相关资料方便学习了解。

ipmsn5 · 发表于 2024-7-22 05:18:54

这个需求，你选择书本（Philip Allen）上带hysteresis的结构就可以了

jiangnaner · 发表于 2024-7-22 07:50:23

Philip Allen

安落 · 发表于 2024-7-22 08:34:08

正反馈结构

JustdoitAbel · 发表于 2024-7-22 09:05:06

strongarm latch

Xuxans · 发表于 2024-7-22 22:30:30

ipmsn5 发表于 2024-7-22 05:18
这个需求，你选择书本（Philip Allen）上带hysteresis的结构就可以了

感谢回复，请问为什么要用迟滞的结构呢

惊尘绝世语 · 发表于 2024-7-24 19:37:36

Xuxans 发表于 2024-7-22 22:30
感谢回复，请问为什么要用迟滞的结构呢

防噪声，你输入信号上的噪声在阈值电压附近的最小时间宽度很大几率大于你比较器的响应时间宽度，为了防止反复被误触发，加点迟滞最好

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