cadence中进行ams仿真时Verilog模块与模拟模块接口处信号丢失

wnily · 发表于 2024-7-20 16:06:55

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本帖最后由 wnily 于 2024-7-20 16:08 编辑

今天在跑一个数模混合ams仿真时，数字和模拟接口处的信号全都丢失了（波形上全部显示为0V），而其他的信号正常（比如两个数字模块的接口/两个模拟模块之间的接口）。并且这个现象只发生在进行蒙特卡洛仿真时，而在corner仿真时都是完全正常的。看了一下午，百思不得其解了，想看看大家有没有遇到过这个问题

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