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楼主: 20231725

[求助] 最近再设计一个8bit的SAR ADC，采用预放大锁存比较器遇到一些问题

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jade175
发表于 2024-7-22 20:02:45 | 显示全部楼层
马一个，遇到同样情况了
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DT27
发表于 2024-7-22 20:58:36 | 显示全部楼层
本帖最后由 DT27 于 2024-7-23 11:14 编辑

跟时钟相关的影响我认为有可能是电荷注入或是时钟溃通这两者所造成
关于电荷注入可以参考这篇帖子
https://blog.csdn.net/Clara_D/article/details/123232153
关于时钟溃通可以参考图片

时钟溃通说明

时钟溃通说明
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liuqilong8819
发表于 2024-7-22 22:22:41 | 显示全部楼层


20231725 发表于 2024-7-22 09:32
这个抖动是时钟比较完后，DAC已经建立好了，但是时钟开始比较时，两端电压都下降，而且差值也变了。 ...


P/N 只有一侧switching？
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20231725
 楼主| 发表于 2024-7-23 08:45:54 | 显示全部楼层


liuqilong8819 发表于 2024-7-22 22:22
P/N 只有一侧switching？


单端DAC，IN_N连接VCM
微信图片_20240723084540.png
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20231725
 楼主| 发表于 2024-7-23 10:41:28 | 显示全部楼层


DT27 发表于 2024-7-22 20:58
跟时钟相关的影响我认为有可能是电荷注入或是时钟溃通这两者所造成
关于电荷注入可以参考这篇帖子
https:// ...


尝试一下
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jade175
发表于 2024-7-24 11:44:22 | 显示全部楼层
我遇到的情况是比较时刻，P/N端输入都会抬高，并且抬高值和输入电平有关，感觉是时钟馈通。如果没有好的消除办法打算带着这个波动向下走了。
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20231725
 楼主| 发表于 2024-7-24 15:56:56 | 显示全部楼层


jade175 发表于 2024-7-24 11:44
我遇到的情况是比较时刻，P/N端输入都会抬高，并且抬高值和输入电平有关，感觉是时钟馈通。如果没有好的消 ...


听上面有一个大哥的，加了电容，P端口抖动不太厉害了，比较速度下降很多，N端口抖动还是比较厉害，我现在的方案是静态预防大级在加动态比较级，这样基本没有抖动，但是比较速度慢。
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sunx_x
发表于 2024-7-24 16:24:16 | 显示全部楼层
kick back noise

Figueiredo_Vital_2006_Kickback noise reduction techniques for CMOS latched comparators.pdf

285.11 KB, 下载次数: 8 , 下载积分: 资产 -2 信元, 下载支出 2 信元
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20231725
 楼主| 发表于 2024-7-24 16:47:01 | 显示全部楼层


sunx_x 发表于 2024-7-24 16:24
kick back noise


学到了，谢谢

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