Vhold 大小取决于哪些因素

江湖人92

如下图，A、B两个MOS，哪个的Vhold 更高？

                               
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fei_SH

这两个结构估计Vh差异不大。
简单的来看，Vh和基区的宽度和掺杂浓度比较相关。这两个结构知识E和C的掺杂稍微有点不一样，影响应该不会太大。

sunnyliu

增加MOS和SCR的维持电压的方法：
1. 减小寄生三极管集电极电流：扩大基区长度；增大基区掺杂浓度
2. 增加寄生三极管基极电流：减小发射极注入效率

sunnyliu

图B相当于增加了发射区的载流子浓度，这会导致发射极注入效率的提升。也就是说降低了维持电压。所以图A的Vh要高一点

Wzx_imos

看到贴主发的图片，突然联想到另外一个工艺的PDK中提供的一个器件的剖面图。我想来问一个和Vhold不怎么相关的问题，是不是所有的BCD工艺都是漂移区（_drift层）的深度都要比普通Nwell的深度要深一点呢？
看我下面这张图片

fei_SH

Wzx_imos 发表于 2024-7-29 14:21
看到贴主发的图片，突然联想到另外一个工艺的PDK中提供的一个器件的剖面图。我想来问一个和Vhold不怎么相关 ...

你这个pdrift不是比NW浅吗？


不一定的。工艺不一样，器件结构可能就不一样。有深有浅。

Wzx_imos

fei_SH 发表于 2024-7-30 09:33
你这个pdrift不是比NW浅吗？

我这个是PDK文件中截下来的图片，但是我怕PDK文件中这些图片不一定准确的反映该工艺下这些层次的深度关系。
我以为所有的BCD工艺可能会有一些区别，但是一些经典层次的深度关系不应该有如此大的区别，一般BCD工艺的（_drift）漂移区都是比NWELL层要深的嘛！
所以我当时看到这个PDK文件里面的这张图片，我真以为是FAB厂的员工是不是工作不小心，给画错了，把（_drift）漂移区层次的深度给画浅了。但是我又想到，不至于不小心到这种程度吧！层次深度这么明显，这不能画错了呀，喝醉了酒，也不至于把层次深度关系给画错了吧！当时很疑惑，所以就来论坛上问问。
感谢大佬的解答。

glchun

Wzx_imos 发表于 2024-7-30 22:26
我这个是PDK文件中截下来的图片，但是我怕PDK文件中这些图片不一定准确的反映该工艺下这些层次的深度关系 ...

PMOS是iso drain的结构，所以肯定底下要有N-type/HVNW包起来的，这个HVNW和PMOS source/body的NW是整个连起来包drain的，所以PDrift肯定比NW+HVNW总深度浅的。这里要注意的就是Pdrift的深度要调整好太浅了Idsat就太低了，而且还要考虑off state的RESURF的问题。