提取2个电路的netlist进行svs，既有警告也有报错

3317283886 · 发表于 2024-7-17 11:52:15

如图设置如上，warn说这个模块没定义，error指向cdl的6518行，这到底有什么错请各位指点一下

843071455 · 发表于 2024-7-17 13:18:44

本帖最后由 843071455 于 2024-7-17 13:21 编辑

svs对比，是不需要选择export的，除非你不是用网表比的，而是直接通过软件提取原理图网表，不然就按照图中圈的地方版图网表和线路网表都取消掉后看看是什么情况，如果还有问题才是真实的问题。

3317283886 · 发表于 2024-7-17 13:39:20

843071455 发表于 2024-7-17 13:18
svs对比，是不需要选择export的，除非你不是用网表比的，而是直接通过软件提取原理图网表，不然就按照图中 ...

没勾选了，但是警告报错一样的。是我cdl文件有问题还是缺少什么文件

843071455 · 发表于 2024-7-17 13:46:44

按照报错的提示查网表，它提示说上面的那个block有问题

xiao19900401 · 发表于 2024-7-17 14:18:53

是不是缺少那个3t文件

3317283886 · 发表于 2024-7-17 15:07:50

843071455 发表于 2024-7-17 13:46
按照报错的提示查网表，它提示说上面的那个block有问题

是不是我电路这块不匹配才有这个问题，我应该去查电路吗

3317283886 · 发表于 2024-7-17 15:54:25

xiao19900401 发表于 2024-7-17 14:18
是不是缺少那个3t文件

我以前用smic好像有这个补充文件，但是现在这个库里没有

cucume_cn · 发表于 2024-7-17 16:17:43

按它提示的行号去cdl查看一下写错了什么

3317283886 · 发表于 2024-7-17 16:44:20

cucume_cn 发表于 2024-7-17 16:17
按它提示的行号去cdl查看一下写错了什么

你好我发的最后一张图就是cdl的6518行，这个是怎么看语法错误

cucume_cn · 发表于 2024-7-19 14:28:04

3317283886 发表于 2024-7-17 16:44
你好我发的最后一张图就是cdl的6518行，这个是怎么看语法错误

这个。。。

类似多了/\#这种，或者include路径不对这种错误，cdl这行你贴出来看一下

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