关于分段式CDAC权重的疑问

jiangst

如图1是一个典型的2段式CDAC，计算最高位权重时，LSB都接GND，MSB除了最高位也都接地，此时计算VP=8C/（15C+2C//30C）=64/135 < 0.5。



图1



图2，它与图1不同之处在于没有图1的最左侧的14C的哑电容，然后用1C的桥电容，它的最高位权重VP=4C/（7C+C//7C）=32/63，略大于0.5


图2


我查到的文献说图2的结构会带来 DAC 的增益误差，也会带来 ADC 的增益误差。
对于图1，是否会带来DAC和ADC的增益误差？如果有，该怎么量化？

jiangst

jiangst

模拟电路初学者

图1的权重<0.5，是存在冗余的，由于失配或者建立产生比较错误的时候，后面位是可以救回来的，图2，无解

jiangst

模拟电路初学者 发表于 2024-7-15 14:16
图1的权重

那图1的最高比较电压为128/135，是否说明输入不能满量程？

模拟电路初学者

jiangst 发表于 2024-7-15 18:09
那图1的最高比较电压为128/135，是否说明输入不能满量程？

可以说明，因为存在dummy电容，会吃掉一部分量程

jiangst

模拟电路初学者 发表于 2024-7-16 18:04
可以说明，因为存在dummy电容，会吃掉一部分量程

我想了一下，好像不能这样理解。因为有了dummy电容，假设Vin=Vref，那么上极板采样到的输入电压实际是128/135Vref。所以输入范围最高应该也是Vref，不需要缩量程。

模拟电路初学者

jiangst 发表于 2024-7-16 19:38
我想了一下，好像不能这样理解。因为有了dummy电容，假设Vin=Vref，那么上极板采样到的输入电压实际是128 ...

如果是底极板采样，MSB的底极板接输入，LSB的底极板在采样过程中接共模，当采样结束后，底极板接共模，是会导致输入也缩小的；同时每次接参考在比较器输入端也会产生同比例的缩小；其实就是这样一个形式（VIN-VREF）×128/135；所以认为输入量程没变，可以支持到VREF；是不是这种桥接的只支持底极板采样？


有些电路顶级板采样，会在比较器输入端产生VIN- VREF*Cs/(Cs+Cp)  那么认为输入量程是VREF*Cs/(Cs+Cp)

模拟电路初学者

模拟电路初学者 发表于 2024-7-15 14:16
图1的权重

我仔细算了一下，我这种说法不对，图1也不存在冗余，所有权重都是2进制的  也就是 64 32 16 8  4 2 1 0.5 0.5;而且这个14C是考虑到寄生凑出来的一个dummy电容，目的就是为了二进制权重；如果这个14C变成了15C，你可以重新计算电容权重看会发生什么；如果变成13C呢；你都可以算下，是否还是二进制的；如果不是，电容权重MSB与LSB之间会产生什么样的错误，是所有LSB之和大于MSB的最低位了，还是小于MSB的最低位了

jiangst

模拟电路初学者 发表于 2024-7-17 19:45
我仔细算了一下，我这种说法不对，图1也不存在冗余，所有权重都是2进制的  也就是 64 32 16 8  4 2 1 0.5  ...

图1确实不存在冗余，dummy电容14C为了凑2进制的权重，也就是你说的64 32 16 8 4 2 1 0.5 0.5，判断冗余的方法就是假设：比如权重8这一位比较出错，那么剩下的权重4+2+1+0.5+0.5是否大于8，如果大于8就是有冗余，小于等于8就是没有冗余。而且也像你上面说的，下极板采样的话，vin缩了128/135，vref也会缩128/135，所以比较器实际上比较的仍然是vin和vref，所以采样信号vin的量程最大能到vref。