一个PLL的设计遇到了困难

tanborui123 · 发表于 2024-7-5 17:45:57

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小弟目前需要做一个pll，限制有点多，工作在0.9V电压下，输入时钟25MHz，要求rms phase jitter小于3ps，输出范围全PVT下能覆盖1-2G，而且对面积有限制，也就是lpf的电容值不能太大，基本只给到了200p左右。小弟尝试了用ICO来做，为了最小化噪声，没有任何从Bias拉过来的偏置电流，只用控制电压控制一个PMOS来控制输出频率，这样做也使得这个作为V2I的PMOS需要比较大的长宽比，结果就是kvco相当大，在14GHz/V左右，这时vco噪声在1M处-93dbc，为了能得到合理的LPF面积，电荷泵电流只有100u，这时PLL的带宽已经到了2.8MHz，很畸形，而且PLL整体的噪声也不由VCO主导了，反而是LPF的电阻主导，传递函数太畸形。

目前想降低kvco但不降低噪声和保持输出范围，但是感觉以ring的形式实现有点找不到办法，特此请教

knockknock · 发表于 2024-7-5 21:31:34

VCO可以尝试分段覆盖1-2G，降低Kvco，bias传递到VCO噪声可以RC滤高频部分，高环路带宽滤低频

磐磬 · 发表于 2024-7-6 11:31:59

25M的参考ring vco要做到2ps+有点困难的啊

张江板砖工头 · 发表于 2024-7-6 13:29:48

mark。。

tanborui123 · 发表于 2024-7-9 09:35:45

knockknock 发表于 2024-7-5 21:31
VCO可以尝试分段覆盖1-2G，降低Kvco，bias传递到VCO噪声可以RC滤高频部分，高环路带宽滤低频 ...

之前就实际尝试了下引入bias电流给ICO分band的话，噪声有点大，1M的相位噪声会恶化10多个dB，PLL带宽即便高到2.8MHz，都不好抑制，最终jitter还是不满足要求

tanborui123 · 发表于 2024-7-9 09:49:52

磐磬发表于 2024-7-6 11:31
25M的参考ring vco要做到2ps+有点困难的啊

我也觉得相当困难，目前是一筹莫展

knockknock · 发表于 2024-7-9 10:00:07

tanborui123 发表于 2024-7-9 09:35
之前就实际尝试了下引入bias电流给ICO分band的话，噪声有点大，1M的相位噪声会恶化10多个dB，PLL带宽即便 ...

恶化后1M相噪的噪声贡献主要是哪些呢？

tanborui123 · 发表于 2024-7-9 10:11:15

knockknock 发表于 2024-7-9 10:00
恶化后1M相噪的噪声贡献主要是哪些呢？

主要是bias部分，包括产生电流的BG和几根电流镜的管子，电流镜栅极上的RC滤波感觉作用很小，1M的噪声这里的RC根本处理不到。

tanborui123 · 发表于 2024-7-9 10:12:24

knockknock 发表于 2024-7-9 10:00
恶化后1M相噪的噪声贡献主要是哪些呢？

RC滤波电阻用了一个大概25k的电阻后，电阻也贡献相当大的噪声

semico_ljj · 发表于 2024-7-9 10:20:01

mark...

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