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先说结论:各阶段的timing会随着后端step的进行越来越精准。原因:(1)如init_design 阶段我们会开zic去分析时序,不去考虑net delay。(2)place做完,解完高扇出,我们会让工具去考虑线延时,不过此时RC mode使用的是VR,virtual routed,有了cell 具体的物理位置,RC的计算就更加准确了。(3)cts做完我们一般会调整uncertainty 的值,把clock_skew那部分去掉,此时timing 计算会考虑时钟树延时,又更加准确。(4)route_opt做 ...