在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 325|回复: 0

[原创] 锁相环中CP输出电流后仿真存在串扰

[复制链接]
发表于 2024-7-5 16:23:41 | 显示全部楼层 |阅读模式
30资产

                               
登录/注册后可看大图


求大佬帮忙看看,PFD前仿真不存在输出波形不平坦的情况;
但是后仿之后就出现本该为零的地方,有小的电压波动;按道理来讲,经过PFD输出buffer后就算信号中间有不平坦的毛刺,也应该变化为干净一些;
该串扰时间长度大概就为PFD上升时间或下降时间,增大上升时间和下降时间会减小一些,但还是存在;
1.该串扰会对小数或者整数杂散有大的影响吗?
2.前仿不存在该串扰,后仿如何解决或者减小?

您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-22 01:02 , Processed in 0.055313 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表