sigma-delta ADC

GLin · 发表于 2024-7-3 16:55:24

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请教一下各位大佬，目前做sigma-delta调制器把理想开关替换为实际开关（只剩开关是理想的），调制器有效位数下降比较大，下降了两位，这合理吗，如果开关设置的好一般会下降多少呢，调制器三阶三位量化CIFF结构。

merenguelee · 发表于 2024-7-3 16:57:47

bottom plate sampling有做吗，下降2位感觉有点大了

GLin · 发表于 2024-7-3 17:10:25

merenguelee 发表于 2024-7-3 16:57
bottom plate sampling有做吗，下降2位感觉有点大了

有的，那一般会下降多少位呢

w453 · 发表于 2024-7-3 17:35:32

你理想情况下有效位数多少，如果很高的话，开关的非理想特性影响还是不小的

GLin · 发表于 2024-7-3 18:05:23

w453 发表于 2024-7-3 17:35
你理想情况下有效位数多少，如果很高的话，开关的非理想特性影响还是不小的 ...

19点多下降到17点多

w453 · 发表于 2024-7-3 19:02:03

这么高的话，开关的影响是很大的
你可以比较一下，两种情况下的噪底，用了实际开关之后，噪底会上抬；
你可以单仿采样电路那里，然后得调传输门的尺寸，然后看电路采样电路的噪底，或者说是采样电路的SNR，这个需要满足才可以；关键是，你搞这么高，你采样电容多大，你加上噪声能有多少有效位数。
如果你有发现更好的解决开关对整体电路的影响的解决方法，记得踢我一下

GLin · 发表于 2024-7-4 15:50:15

w453 发表于 2024-7-3 19:02
这么高的话，开关的影响是很大的
你可以比较一下，两种情况下的噪底，用了实际开关之后，噪底会上抬；
你可 ...

感谢回复，想问一下你说的单仿采样电路是指单仿采样开关加采样电容吗还是其他部分。我目前仿真还没开transient noise。

w453 · 发表于 2024-7-4 16:40:43

输入信号还是按之前的来，采样开关，加采样电容，看采样电容的输出值得FFT，你看噪底，应该能和你17bits时的带内噪底吻合

merenguelee · 发表于 2024-7-4 16:55:33

GLin 发表于 2024-7-3 17:10
有的，那一般会下降多少位呢

看你给其他人的回复，如果噪底特别低的话应该是能看到开关的影响的，我之前做的热噪声的噪底都比较高，所以可能看不出来开关的影响

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