在设计SA的时候，需要生成多个开关时序控制信号，如何生成？

youngyq

如题，以下面这张图为例，我之前生成这类信号用的是vpluse理想源，改变delay和width两个生成，但是像下图的CD信号是一个有多处=VDD的情况，使用vpulse就很难生成出来，故发出此问题，寻求较为简单的生成方式。当然可以写verilog做AMS混合仿真，但是比较麻烦。