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[求助] 片外电容ldo

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发表于 2024-6-11 16:41:41 | 显示全部楼层 |阅读模式

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现在在做的一个项目要求负载电容0.1u-2u范围内都能工作,除此之外负载电流要求10uA-100mA,esr范围1mohm-1ohm,还有别的指标要求

范围这么大,环路稳定性都是问题,更别说全部满足指标要求了。愁啊~
这样的要求正常吗?是我少见多怪了嘛
 楼主| 发表于 2024-6-11 16:43:03 | 显示全部楼层
有没有大佬指点一下
发表于 2024-6-11 17:21:08 | 显示全部楼层
环路稳定性为什么会成为问题?带宽做低一点,比如10kHz还会有问题吗?
 楼主| 发表于 2024-6-12 14:27:49 | 显示全部楼层


nanke 发表于 2024-6-11 17:21
环路稳定性为什么会成为问题?带宽做低一点,比如10kHz还会有问题吗?


请问怎么把带宽做的很低呢
发表于 2024-6-12 15:23:55 | 显示全部楼层
看起来并不难做,内部造一个零点去抵消次极点。
最差的情况应该是ESR最小,LDO电流最大,负载电容最小。
 楼主| 发表于 2024-6-12 21:10:54 | 显示全部楼层


acging 发表于 2024-6-12 15:23
看起来并不难做,内部造一个零点去抵消次极点。
最差的情况应该是ESR最小,LDO电流最大,负载电容最小。 ...


想请教一下 有什么可行的结构吗
发表于 2024-6-13 09:22:38 | 显示全部楼层


Mrseawal 发表于 2024-6-12 21:10
想请教一下 有什么可行的结构吗


就普通单级运放加第二级PMOS功率级,运放输出电阻不要做太高。
 楼主| 发表于 2024-6-13 10:15:04 | 显示全部楼层


acging 发表于 2024-6-13 09:22
就普通单级运放加第二级PMOS功率级,运放输出电阻不要做太高。


但做出来psrr很低
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