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查看: 1204|回复: 19

[求助] SARADC CDAC接入比较器后输出不稳问题

发表于 2024-6-3 22:27:32 | 显示全部楼层 |阅读模式

688资产

SAR ADC对输入信号采样，（vcm时序）采样结束后信号fft17bit符合设计，但是接入比较器（红色的时钟下降AZ结束比较器接入CDAC）之后CDAC电压一直建立不稳，后续的比较中CDAC也无法达到一个稳定的电压，为了debug用的是ahdlib的理想开关（导通电阻忽略不计），请问各位大佬比较器接入会对CDAC造成什么影响，那些因素会造成CDAC建立不稳

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发表于 2024-6-4 08:53:00 | 显示全部楼层

图挂掉了

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楼主| 发表于 2024-6-4 09:46:18 | 显示全部楼层

fft是对采样后的CDAC输出做的

QQ图片20240603222023.png

QQ图片20240603222116.png

QQ图片20240603222409.png

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楼主| 发表于 2024-6-4 09:50:14 | 显示全部楼层

xduic 发表于 2024-6-4 08:53
图挂掉了

你好，图补上了

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发表于 2024-6-4 10:23:19 | 显示全部楼层

应该是回踢噪声的影响吧差分电路是可以缓解的

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楼主| 发表于 2024-6-4 11:34:39 | 显示全部楼层

是全差分电路，并且做的是16bit的，latch前面有预防大，单独仿比较器，回踢在输入端几乎没有

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发表于 2024-6-4 13:54:32 | 显示全部楼层

Vanty 发表于 2024-6-4 11:34
是全差分电路，并且做的是16bit的，latch前面有预防大，单独仿比较器，回踢在输入端几乎没有
...

单仿比较器你是怎么仿回踢的输入端得挂电容和电阻

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楼主| 发表于 2024-6-4 14:24:50 | 显示全部楼层

xduic 发表于 2024-6-4 10:23
应该是回踢噪声的影响吧差分电路是可以缓解的

第二级预防大看到会受回踢影响，到第一级几乎看不到

QQ图片20240604113130.png

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楼主| 发表于 2024-6-4 14:25:40 | 显示全部楼层

electroniczz1 发表于 2024-6-4 13:54
单仿比较器你是怎么仿回踢的输入端得挂电容和电阻

电容阵列输入，贴图了

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发表于 2024-6-4 14:44:39 | 显示全部楼层

Vanty 发表于 2024-6-4 14:25
电容阵列输入，贴图了

回踢和CDAC的电容大小有关呀单仿比较器看不出来的吧

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