SARADC CDAC接入比较器后输出不稳问题

Vanty · 发表于 2024-6-4 15:23:20

xduic 发表于 2024-6-4 14:44
回踢和CDAC的电容大小有关呀单仿比较器看不出来的吧

是的，受教了，加上CDAC后发现比较器放大的时候回踢很明显，在预放大放大的时候CDAC的输出应该保持不动但回踢造成的CDAC输出波动很大，请问有什么解决的办法吗，用的积分器预放大，1处是上一次比较后开关切换的CDAC输出，2处是比较器放大过程中CDAC的输出

Vanty · 发表于 2024-6-4 15:36:21

xduic 发表于 2024-6-4 10:23
应该是回踢噪声的影响吧差分电路是可以缓解的

比较器工作的时候影响了CDAC输入，是全差分的，请问还有什么缓解方式吗

Vanty · 发表于 2024-6-4 15:46:27

在CDAC输出比较小的时候（几十mv）就不明显了

Vanty · 发表于 2024-6-4 16:27:39

把输入信号（1V）采样到电容上，在比较器工作的时候比较器上只接电容，这样仿回踢对吗，这样仿真比较器对输入的扰动很小

bjhdwrj · 发表于 2024-6-4 21:07:19

CDAC上的RC多大，RC足够小能及时建立，另外仿回踢噪声应该考虑失配。如果不考虑失配，回踢噪声在全差分电路里很多情况下只是共模干扰，因为电路失配才会产生差模误差

Vanty · 发表于 2024-6-5 10:35:40

bjhdwrj 发表于 2024-6-4 21:07
CDAC上的RC多大，RC足够小能及时建立，另外仿回踢噪声应该考虑失配。如果不考虑失配，回踢噪声在全差分电路 ...

电路是完全对称的，CDAC单独输出是很快就可以建立的（RC很小），但是接上比较器（预防大），建立就变得非常缓慢，即使把比较器输出短路使比较器不工作，我的理解在CDAC后面接比较器等于在输出多并联了一条支路，输入对管的栅寄生电容会分走一次电荷，但应该不影响建立

zt_ic222 · 发表于 2024-6-5 14:11:32

如果怀疑是kick_back，在cdac和comp用个vcvs当buffer隔一下实验一下是不是这个影响，我更好奇的是，你16bit，用的pre－amp的结构，你用了几级pre－amp？怎么处理pre－amp（主要是前俩级）的噪声贡献？你用了很复杂的pre_amp来降噪吗

Vanty · 发表于 2024-6-11 15:40:36

zt_ic222 发表于 2024-6-5 14:11
如果怀疑是kick_back，在cdac和comp用个vcvs当buffer隔一下实验一下是不是这个影响，我更好奇的是，你16bit ...

你的方法很有道理，用的是积分器预防大

zt_ic222 · 发表于 2024-6-17 19:50:15

Vanty 发表于 2024-6-11 15:40
你的方法很有道理，用的是积分器预防大

我没太明白您的意思，这里用积分器的结构做pre－amp有什么好处？还是您管offset消除技术的oos和ios组成的开关电容的结构叫“积分器”？方便问问您的文献参考吗？可能我看了文章会比较明白您的意思

ZZY_0321 · 发表于 2024-6-18 16:59:09

zt_ic222 发表于 2024-6-17 19:50
我没太明白您的意思，这里用积分器的结构做pre－amp有什么好处？还是您管offset消除技术的oos和ios组成的 ...

猜测是静态的预放大+失调存储，至少4级预放大

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