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查看: 318|回复: 9

[求助] 关于DC综合无输出端口的问题

发表于 2024-6-3 17:42:53 | 显示全部楼层 |阅读模式

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大佬们好，我最近再学数字asic设计全流程。

根据一本书设计一个简单的cpu。书名《ASIC设计理论与实践》-人民邮电出版社。
该书给出的CPU例子中最后的顶层模块将各个小模块连线起来了，顶层只有复位键和时钟两个输入，而没有输出端口。
我在顶层模块中用“`include”包含进了所有子模块，成功仿真通过。
然后在DC综合中，只读入了这一个顶层模块文件，然后只有输入端口，没有输出端口，这种情况下，怎么设置输出延时和负载呢。
多谢大佬们解答！

CPU结构图

CPU结构图

使用`include包含子模块

使用`include包含子模块

无法设置输出延时和输出负载

无法设置输出延时和输出负载

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发表于 2024-6-3 18:28:41 | 显示全部楼层

没有就不用约束呀

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楼主| 发表于 2024-6-3 18:34:41 | 显示全部楼层

zero_0 发表于 2024-6-3 18:28
没有就不用约束呀

不约束不会出问题嘛，对后面的流程会不会有影响呢

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发表于 2024-6-3 18:37:20 | 显示全部楼层

鹅鹅鹅丶发表于 2024-6-3 18:34
不约束不会出问题嘛，对后面的流程会不会有影响呢

没问题

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回复支持 1 反对 0

楼主| 发表于 2024-6-3 19:47:31 | 显示全部楼层

zero_0 发表于 2024-6-3 18:37
没问题

多谢大佬解答！

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发表于 2024-6-4 17:37:59 | 显示全部楼层

设置约束的目的是为了TOOL能在lib中挑选合适的stdcell来组成你的电路
现在你连output的电路都没有，那还要约束干哈？

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楼主| 发表于 2024-6-4 19:59:29 | 显示全部楼层

w_HFUT 发表于 2024-6-4 17:37
设置约束的目的是为了TOOL能在lib中挑选合适的stdcell来组成你的电路
现在你连output的电路都没有，那还要 ...

是不是这个小cpu不规范呀，要不我还是找个有输出的来弄弄

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发表于 2024-6-5 10:46:24 | 显示全部楼层

这个CPU只有clk和rst，其他信号都没有，仿真没问题，但可能会被综合工具优化掉很多电路，导致和仿真的不是一回事

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发表于 2024-6-12 14:22:14 | 显示全部楼层

鹅鹅鹅丶发表于 2024-6-4 19:59
是不是这个小cpu不规范呀，要不我还是找个有输出的来弄弄

你可以自己改下rtl，引出几条out出来

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发表于 7 天前 | 显示全部楼层

鹅鹅鹅丶发表于 2024-6-4 19:59
是不是这个小cpu不规范呀，要不我还是找个有输出的来弄弄

rtl是自己写的吗

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