使用verilogA建模常量赋值向量功能，symbol的位宽如何根据参数的位宽一起刷新呢

uzljuljz · 发表于 2024-5-31 10:30:32

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verilogA代码

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生成的symbol

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问当width参数变化的时候，不是8的时候，比如是5的时候。
symbol<7:0>的显示也跟着变化成<4:0>呢？

洛神孤恋 · 发表于 2024-6-13 09:43:13

这样可行吗？我也想实现一直没成功

uzljuljz · 发表于 2024-6-19 15:27:52

洛神孤恋发表于 2024-6-13 09:43
这样可行吗？我也想实现一直没成功

我猜，要自己定制cdf参数来显示。不用symbol的那个。

洛神孤恋 · 发表于 2024-6-20 10:20:03

uzljuljz 发表于 2024-6-19 15:27
我猜，要自己定制cdf参数来显示。不用symbol的那个。

cdf要怎么定制呀，求指教一下

uzljuljz · 发表于 2024-6-25 08:56:35

我的一个想法是：应该就是自己做pdk的symbol这个原理，但不一定用pdk的软件。用virtuoso的功能就可以了，在symbol界面，使用label写一些函数，使用自己写的做显示，不用工具原来的那个。

uzljuljz · 发表于 2024-6-25 10:05:52

还有一种就是自己写pcell symbol。但也不是那么简单，需要点hacker的技巧。

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