NWELL悬空或者不接VDD点位

David.Z

最近遇到了些关于NWELL接点位的问题，希望各位大佬帮忙解惑，问题如下，
1、pdio二极管的负极是NWELL加NPLUS组成，当多个pdio串联时就会出现NWELL不接VDD的情况，跑LVS会出现floating NWELL的ERC问题，我忽略掉了这个错误并且给这几个pdio外面加了一个psub环以保证它的NWELL和Psub不会因为各种影响出现正偏的情况，floating NWELL在加了psub环之后是否就没有问题？

2、poly电阻外有的做在NWELL上，这个NWELL是必须要接VDD吗，如果接GND或者直接悬空会有什么影响？怎么处理又能消除这些影响？

3、我见过代工厂给的example layout上的一个 dnw nmos外先是一层PSUB环然后最外面又是一层Nwell环，然后example给出的接法是两个环直接用金属接在一起再接地，这种接法没看懂，外部psub与dnw和nwell会有导通的风险吧，有大佬详细解释下？

qijiaji

1,和DE确认下他真的要这么做串联吗？

ziyibailing

1、印象里确实出现过diode引起的floating NWELL ERC问题，当时是waive掉了。“NWELL和Psub不会因为各种影响出现正偏的情况”主要看Psub所接电位是否干净，尽量远离数字和功率模块，不接数字和功率地（有毛刺）。另外还要注意NWELL和Psubz之间的耐压问题，不过主要应该是designer来考虑的。
2、“poly电阻有的做在NWELL”应该主要是隔离衬底噪声的，个人感觉NWELL还是要接固定电位好一些（不一定是VDD），主要避免NWELL中积累的电荷越来越多，影响电阻的耐压和寄生电容，这应该也是designer来考虑的。
3、这种结构倒是没注意过，不知道是不是考虑的latch_up问题。

David.Z

ziyibailing 发表于 2024-5-28 18:08
1、印象里确实出现过diode引起的floating NWELL ERC问题，当时是waive掉了。“NWELL和Psub不会因为各种影响 ...

你好，看了你的回答受益匪浅，再请教以下，NWELL悬空为什么会积聚电荷呢，能否给我讲解以下。

ziyibailing

David.Z 发表于 2024-5-29 09:28
你好，看了你的回答受益匪浅，再请教以下，NWELL悬空为什么会积聚电荷呢，能否给我讲解以下。
...

电阻实际工作时是带有电压的，无论正电位还是负电位，对NWELL都会形成寄生电容，NWELL相当于一个极板。NWELL悬空时，耦合过来的游离电荷是没有泄放通路的，如果电阻的工作电压相对稳定可能还好一些。但NWELL要接出去的话，一定要注意电压要合理。

ziyibailing

ziyibailing 发表于 2024-5-29 09:52
电阻实际工作时是带有电压的，无论正电位还是负电位，对NWELL都会形成寄生电容，NWELL相当于一个极板。NW ...

一般几十V是有的，但是不同工艺平台也有差异，和场氧材质（介电常数）、厚度有关，具体要以Fab提供信息为准，一般Fab都会提供的。