SAR ADC 斜坡仿真（Cadence）

丁宇阳 · 发表于 2024-5-27 15:14:35

您需要登录才可以下载或查看，没有账号？注册

x

对于一个8bit的SAR ADC，利用16MHz的时钟信号对1MHz输入的信号进行采样。

目前想对ADC进行斜坡信号仿真，其中VREF=800mV，量化范围为100mV到900mV（差分对）
对于ADC的VIP和VIN而言，打算利用analogLib库中的vpwl来提供，以VIP为例

登录/注册后可看大图

目前是根据（1/16M）*256=16u，来确定输入斜坡的斜率，再利用veriloga代码来复刻0~255的斜坡
但是会出现一些丢码现象，如33 35 37 38 39 ， 73 75 77 78 ， 111 113 115 117 118 等
想问一下大概是什么原因，大概如何解决

HenrySiImperial · 发表于 2024-5-27 18:01:15

adc这种TB还是建议用VerilogA写，好调整而且不容易出错

ducknie · 发表于 2024-6-2 10:29:36

who can share the verilog A ?

[原创] SAR ADC 斜坡仿真（Cadence）