pt无时序违例，但是vcs后仿出现时序违例，可能存在哪几种情况？

Zwy303301659 · 发表于 2024-5-26 18:18:28

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（1）时序违例大多发生在时钟门控端，例如：

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设计中没有使用任何分离的时钟门控，RTL中例化的时钟门控单元+DC自动推导的时钟门控两种，都是ICG集成时钟门控，PT检查之后没有时序违例，但是VCS后仿出现。
使用pt的report_timing打印这条路径：

发现应该也没问题，并且我也尝试过自己使用set_clock_gating_check来代替库中的icg原有的，结果都是一样的，问题会出现在哪里呢？

lolina · 发表于 2024-5-28 14:06:07

首先，vcs报的违例看log应该是setup违例吧，时序报告为啥看hold

lolina · 发表于 2024-5-28 14:08:49

看setup的时序报告

sjcai · 发表于 2024-12-5 17:50:09

解决了么，最终是啥原因？

[求助] pt无时序违例，但是vcs后仿出现时序违例，可能存在哪几种情况？

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