DC+modelsim数字后仿失败的问题

intentydh

我想用vivado先验证代码的功能，综合后的时序仿真也是正确的。但是我用DC综合完，取出sdf后在modelsim里仿真，后仿结果却是错的。这两个方式我使用的代码和约束是相同的，为什么后者就失败了呢？

lzqxiang

先跑个FM，看看rtl和net是否一致。再去找错误原因，再看怎么改。看看rtl的语法可综合性

lzqxiang

前仿用rtl，后仿用netlist+sdf，都是DC输出的。不过DC输出的sdf不准

intentydh

lzqxiang 发表于 2024-5-24 15:29
前仿用rtl，后仿用netlist+sdf，都是DC输出的。不过DC输出的sdf不准

那么请问有什么更好的后仿真方法吗

lzqxiang

intentydh 发表于 2024-5-24 15:31
那么请问有什么更好的后仿真方法吗

DC写出的sdf只是用来评估。真实的后仿还是要完成 APR PEX STA 之后再做

intentydh

lzqxiang 发表于 2024-5-24 15:40
DC写出的sdf只是用来评估。真实的后仿还是要完成 APR PEX STA 之后再做

刚刚又去了解了一下整个流程，我现在应该只处于网表仿真的阶段。现在我的网表仿真波形是错误的，我是应该去修改verilog代码和约束来解决问题吗？

intentydh

lzqxiang 发表于 2024-5-24 15:21
先跑个FM，看看rtl和net是否一致。再去找错误原因，再看怎么改。看看rtl的语法可综合性 ...

感谢大佬

lolina

intentydh 发表于 2024-5-24 15:57
刚刚又去了解了一下整个流程，我现在应该只处于网表仿真的阶段。现在我的网表仿真波形是错误的，我是应该 ...

先把notimingcheck和nospecify（具体拼写baidu下）选项加上，不带时序看能不能过
如果不带时序能过，那就再把两个选项去掉，带上sdf，然后分析反标log和sim log有没有异常



前面仁兄说的dc出sdf不准跟你这个没关系，只要时序是clean的就行（可以类比理解为纯数字的rtl代码100M时钟跑不过，时钟给10M一样也过不了）
不过formal比一下确实有必要

lolina

lolina 发表于 2024-5-28 14:14
先把notimingcheck和nospecify（具体拼写baidu下）选项加上，不带时序看能不能过
如果不带时序能过，那就 ...

按照我的经验，盲猜你是不是输入信号有悬空