不固定的可配置分频参数的时钟应该如何设置约束？

Outerman2000

reg  [15:0] clk_sub_cnt;
reg  [15:0] clk_sub_cnt_set;
reg  clk_sub;

alawys@(posedge clk or negedge por)
  if(!por)
    begin
          clk_sub <= 1'b0;
          clk_sub_cnt <= 16'd0;
        end
  else if(clk_sub_cnt[15:0] == clk_sub_cnt_set[15:0])  //clk_sub_cnt_set 可以设置为不同的值
    begin
          clk_sub <= ~clk_sub;
          clk_sub_cnt <= 16'd0;
        end
  else
    begin
          clk_sub_cnt <= clk_sub_cnt + 1'b1;
        end


       
create_clock -name clk -period 20.00 -waveform {0,10.00} [get_ports clk]
create_generate_clock -name clk_sub -source [get_ports clk] -divide_by ? [get_pins clk_sub]

这种不确定分频参数的时钟该如何设置？

lzqxiang

建议把always写成2个，一个always里只有一个寄存器。时钟要看具体用法，建议写最快的

Outerman2000

lzqxiang 发表于 2024-5-24 10:13
建议把always写成2个，一个always里只有一个寄存器。时钟要看具体用法，建议写最快的 ...

需要的时钟是一个比较大的范围，是可配置的，比如最快的可能是2分频，最慢的1000分频，这样用2分频来约束也可以？

lzqxiang

你这个分频器分出来的时钟，无论如何配置，都会由同一个dff输出，是不是？
也就是说，分频大小不会影响这一段时钟路径的长度。
setup:与频率相关，所以频率越快越好
hold:与频率无关，所以频率不重要

如果你的分频器会影响时钟路径的长度，比如二分频再二分频出来的四分频就要比直接做的四分频的时钟路径长，这时候就要用最快的时钟约束setup，最慢的时钟约束hold

Outerman2000

lzqxiang 发表于 2024-5-24 17:31
你这个分频器分出来的时钟，无论如何配置，都会由同一个dff输出，是不是？
也就是说，分频大小不会影响这一 ...

感谢大佬指教。