cadence xrun && spectre 做混仿，spectre 读取的spice 网表端口，忽略大小写

hegangben

cadence xrun && spectre 做混仿，遇到一个问题，spice subckt 端口是小写，verilog 集成这个ana_log 填的是大写。synopsys +xa 可以做到数字集成模拟忽略大小写。但是cadence 怎么弄？ spectre倒是有一个insensitive 在scs 中设置
simulator lang=spectre insensitive=yes  
vlog_include “file.v” supply0=gnd supply1=vdd insensitive=no|yes
就是spectre不管是读取spice 还是verilog 都可以忽略大小写，但是现在的问题，verilog 是xrun 读取的编译，从spice 到verilog集成，xrun 编译时有办法忽略大小写吗？

                               
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