高性能、高速ADC设计课程-7月16日-17日，上海@陈知行教授

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各位学员，大家好！

很高兴通知大家，7月16日-17日将在上海举办《高性能、高速ADC设计高级课程，本次课程将由澳门大学教授陈知行教授。

课程简介：

通信、汽车、工业、医疗保健、云计算和人工智能等各个领域对更高数据传输速率的需求不断增长，推动了具有更高分辨率的数十万至数百亿模数转换器的持续研发。近年来，交错（TI）模数转换器（ADC）经历了重大发展。SAR 型 ADC 满足了 TI 和大规模 TI 子通道架构的大部分要求。在过去二十年中，SAR ADC 不断超越性能障碍，成为中低分辨率最节能的 ADC 拓扑。值得注意的是，通过采用纯数字或模拟辅助校准技术来解决 TI 实现中信道到信道的非理想性，从而提高了信号到噪声失真（SNDR）性能。为了进一步优化速度、有效位数（ENOB）和功耗，SAR 和流水线拓扑的混合组合得到了越来越多的应用。功能扩展促进了紧凑型 TI SARADC 的发展，使其能够实现超过 100GSPS 的采样率，成为大型片上系统 (SoC) 集成的一部分。

本次课程首先深入探讨大规模时间交织 ADC 的交织器拓扑结构，探讨非理想情况、设计注意事项、建模技术和详细案例研究。随后，特别关注对高性能大规模 TI ADC 至关重要的外设块的设计挑战和解决方案，包括输入缓冲器和参考缓冲器。此外，还研究了极限采样器、残差放大器和时钟等关键 SAR ADC 块，通过全面的案例研究介绍了基本概念和先进技术。

陈知行教授简介：

澳门大学模拟与混合信号超大规模集成电路国家重点实验室的副教授和IEEE固态电路澳门分会的秘书。

陈知行 1985 年出生于中国澳门。分别于2008年、2012年和2015年在美国华盛顿大学获得电气工程学士学位，在澳门大学获得硕士和博士学位。 2016年，他在美国加州大学洛杉矶分校担任特聘科学家，从事高性能模数转换器（ADC）的工作。陈教授目前是中国澳门大学的副教授，领导着一个庞大的研究团队，致力于各种类型的ADC、PLL、智能ToF和人工智能等領域之研究。他的研究兴趣包括高速奈奎斯特、宽带过采样ADC、ADC校准、基于环振荡器的PLL和混合信号电路。他发表了100多篇同行评议论文，包括2011年至2024年间的18篇ISSCC、22篇JSSC和26篇固态电路会议和VLSIC论文。 陈教授是多項奖項获得者，包括5次澳门科技发展基金（FDCT）技术发明奖，表彰其在微电子学方面的杰出学术和研究成就。他还荣获2015年固态电路协会（SSCS）博士前成就奖。他的研究生曾获得多项奖项，包括2020年IEEE A-SSCC学生设计大赛的杰出设计奖。 他是IEEE的高级会员，担任IEEE A-SSCC 2023数据转换子委员会TPC，并于2023年获得SSCS评审奖。

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binnq

感谢

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详细课程链接：https://www.moorext.com/article/73

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binnq 发表于 2024-5-23 12:04
感谢

可以点击我们课程链接，获取更多课程信息哦。

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binnq

感谢

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binnq 发表于 2024-5-27 14:04
感谢

谢谢

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2024年07月16日—17日 （两天，星期二-星期三）  

Lecture 1:  Time Interleaver and Massive Time Interleaver (3 hours):
-        Application and Technology Motivations
-        Time-Interleaved Non-idealities
-        Front-End Interleaver Topologies
-        Topology Variety Considerations
-        Modeling of Interleaver
-        Uncertainties and Case Studies
Lecture 2: Wideband Input Buffer and Fast-transient Reference Buffer (2 hours)
-        Input Network
-        Nonlinearities
-        Input Buffer Topologies
-        Linearization Techniques
-        Reference Ripple
-        Reference Buffer Topologies
-        Ripple Suppression Techniques
-        Case Studies
Lecture #3 – Wideband Samplers (1 hour)
-        Sampling Theory
-        Sampler Non-idealities
-        Bootstrapped Circuits
Lecture #4 – Clocking and Extreme Amplifier Overview (2 hours)
-        Effect of Jitter on Sampling
-        Low Jitter Clock Receivers
-        Power Efficient and Low Jitter CMOS Clock Buffer
-        Open-Loop Residue Amplifiers
-        Close-Loop Residue Amplifiers
Lecture #5 – State-of-the-Art Low-Resolution High-Speed SAR ADCs (2 hours)
-        Single-bit/cycle
-        Multi-bit/cycle
-        DAC Implementation
-        SAR Loop
-        SAR Switching Logic
-        Redundancy
-        Case Studies
Lecture #6 – Extended Resolution and High-Speed: Pipeline-SAR ADCs (2 hours)
-        Fundamentals
-        Comparison with SAR ADCs
-        Digital Error Correction
-        Residue Amplification Errors
-        Case Studies

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