cascode MOS的版图

woodhorse007

40nm工艺下用cascode耐压3.3V的器件做5V的驱动。如下的2个PMOS，可以使用图（b)的画法吗？
由于要过大电流，接5V的S与G拉开距离提高均流。

tfjim

由于要过大电流，接5V的S与G拉开距离提高均流。？为什么能提供电流的均匀性？？

woodhorse007

拉大距离相当于加了串接电阻。如果某一部分电流过大，这部分的串接电阻的压降大，会减少MOS管的实际Vsd，从而减少这部分的电流。

李幕白

能否使用该画法 可以通过后仿真来看看这个画法对电路性能的影响。
从画法B来看，是增加的S端扩散区的长度，可以降低过流密度，减少电迁移效应，但如果过度拉长，会增加S端电阻，影响器件导通性能。 同时，扩散区拉长带来的S端寄生电阻，寄生电容可能会影响驱动能力，速度信号延迟，带宽减小等因素，需结合电路的设计角度来看待（例如你的电路都不Care这些，就要求该器件能稳定过流，长期可靠。增加鲁棒性）。
且需要考虑器件不匹配的情况。