AMS仿真中的不收敛问题

亿欧 · 发表于 2024-5-17 23:23:18

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最近在做一个DCDC converter的项目，在整个top仿真中，用到了verilog-ams来给top激励进行一些function和testmode的仿真，但在仿真中经常碰到单独仿真verilog-ams出来的激励正确，但和top一起仿真就会出现不收敛的问题，且电源vcc部分会有kA级的电流被抽出，请问这是什么问题，求大佬解答

亿欧 · 发表于 2024-5-18 11:50:58

顶顶

nanke · 发表于 2024-5-19 07:58:33

数字模拟是否会形成loop，如果不会，那可以数字模拟分开跑，保存生成的波形导入另一个仿真。

IC_Ry.Chow · 发表于 2024-5-20 15:45:59

设置下收敛的上限，还有rising time长一点，仿真精度和减少理想器件的调用都有帮助

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