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[求助] 关于VCS后仿真出现未知态的问题

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发表于 2024-5-15 10:09:58 | 显示全部楼层 |阅读模式

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请问一下,在vcs中后仿的时候,出现输出端口全为未知态是什么问题?(下边几个图分别是仿真结果,调用的文件名以及tb.v中加入的语句)

在终端编译的语句是:vcs  *.v -top output_interface_tb -debug_all -R -gui -timescale=1ns/1ps -negdelay +neg_tchk  -l run.log

tb.jpg
后仿问题3.jpg
文件1.jpg
文件2.jpg
发表于 2024-5-21 18:06:13 | 显示全部楼层
看一下run.log里面有没有timing violation,这种情况一般是violation导致x态传播(时序有问题或者notiminglist缺失),也可能是因为有输入/inout端口悬空
先看log有没有violation,分析为啥会有violation
其次把所有input端口拉到波形窗口,看有没有高阻或者x态
 楼主| 发表于 2024-5-22 10:15:27 | 显示全部楼层


lolina 发表于 2024-5-21 18:06
看一下run.log里面有没有timing violation,这种情况一般是violation导致x态传播(时序有问题或者notiminglis ...


好的,我试一下,感谢感谢
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