innovus如何通过timing report调整后续仿真的时钟频率

CIP518

各位大佬们，小白不太会看时序报告，我在innovus中生成了gds后导入virtuoso后进仿真，发现时钟频率如果设置过高导致设计跑不起来，所以想通过查看时序报告中的最大延时，设置合理的最高时钟频率，对于如图所示的时序报告中的path1，我有几个问题：
1、时序报告的时间单位是ns吗？
2、时序报告的第一条path是延时最大的path吗？粗略地看了下发现path似乎是按照delay从高到低的顺序排列的
3、path1的delay是0.572ns吗，是否我的时钟频率应该设置至少大于0.572ns吗？
4、innovus这里的时序报告的延时与virtuoso中的前仿和后仿的延时有什么关系吗？
（实际上我在virtuoso中仿真的时钟频率低于500ps时，q[4]波形出现问题，仿真时钟频率等于500ps时，q[10]的波形出现问题）

疯子凯凯凯

phase shift 表示周期，slack表示裕量，phase shift - slack 表示最小的周期。

hxy2018

从report上看，phase shift是10， 则clk定义的周期是10ns, 频率是100M. 一般报告是按slack最差来排序的，这里最差的slack是到port上的，output delay定义了2ns。 0.572ns是reg的clk到Q的cell delay。

CIP518

hxy2018 发表于 2024-5-15 14:46
从report上看，phase shift是10， 则clk定义的周期是10ns, 频率是100M. 一般报告是按slack最差来排序的，这 ...

感谢大佬，说的很详细我还有一个问题是，这里的时序报告的延时是不是相当于virtuoso的后仿延时？我用前仿1ns的clk周期可以使得设计正常工作，感觉phase shift-slack的时间比较接近后仿。

CIP518

疯子凯凯凯 发表于 2024-5-15 09:32
phase shift 表示周期，slack表示裕量，phase shift - slack 表示最小的周期。

感谢大佬的回复我还有一个问题是，这里的时序报告的延时是不是相当于virtuoso的后仿延时？我用前仿1ns的clk周期可以使得设计正常工作，感觉phase shift-slack的时间比较接近后仿。

hxy2018

CIP518 发表于 2024-5-15 15:30
感谢大佬，说的很详细我还有一个问题是，这里的时序报告的延时是不是相当于virtuoso的后仿延时？ ...

这个是后仿，报告里有个参数是postCTS, 没有包含data net delay的信息，但clock path上的delay基本是有的。前仿里如果没有sdf等信息，没有delay的，只是仿真逻辑功能，后仿里包含了delay等信息，更接近于实际芯片的时序。

CIP518

hxy2018 发表于 2024-5-16 11:08
这个是后仿，报告里有个参数是postCTS, 没有包含data net delay的信息，但clock path上的delay基本是有的 ...

好的，感谢大佬