在座的大佬，请教一个问题：icc在write .V网表时，怎么只导出FILCAP？

yyds760152

我这边只用到3种filler：FILCAP、FILTIE、FIL，然后导出.v网表，用v2lvs转化成.spi网表，在calibre里做LVS，会显示sch有FILTIE、FIL的单元，有什么方法消掉电路网表的FILTIE、FIL单元？
icc里面是这样写的：write_verilog -pg -no_tap_cells -no_core_filler cells $env(NameDesign)_icc.lvs.v
我尝试了一下把-no_core_filler cells去掉，但是这样.spi里面三种（FILCAP、FILTIE、FIL）都没有了，但是我实际上需要FILCAP。
初学icc不久，望大佬不吝赐教，谢谢。

yyds760152

感谢2楼给的思路，我这边用的是强制导出需要的capfiller，因为单元比较少：
write_verilog -no_tap_cells -pg -no_core_filler_cells -force_output_references "FILCAP8_R FILCAP6_R FILCAP4_R" $env(NameDesign)_icc.lvs.v
用-force_no_output_reference也是可以的。

a1907941898

用-force_no_output_reference这个option把fill，filltie的ref name写进去

yyds760152

自己顶一下

yyds760152

a1907941898 发表于 2024-5-15 17:25
用-force_no_output_reference这个option把fill，filltie的ref name写进去

我去试一下

yyds760152

感谢给的思路，我这边具体是强制导出需要的capfiller，因为单元比较少，具体命令：write_verilog -no_tap_cells -pg -no_core_filler_cells -force_output_references "FILCAP8_R FILCAP6_R FILCAP4_R" $env(NameDesign)_icc.lvs.v
用-force_no_output_reference也是可以的。

yyds760152

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yyds760152

感谢2楼给的思路，我这边用的是强制导出需要的capfiller，因为单元比较少：
write_verilog -no_tap_cells -pg -no_core_filler_cells -force_output_references "FILCAP8_R FILCAP6_R FILCAP4_R" $env(NameDesign)_icc.lvs.v
用-force_no_output_reference也是可以的。