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查看: 707|回复: 10

[求助] 分频器相位噪声仿真结果不对

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发表于 2024-5-12 17:13:46 | 显示全部楼层 |阅读模式

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本帖最后由 huit_ 于 2024-5-12 17:19 编辑

求助分频器相位噪声仿真得到的曲线为什么是正值,使用的是2/3分频级联,但是加入门电路拓展了分频

                               
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所以电路中最低频率不是我输出的频率。输入3G,我需要的是50M信号。pss仿真beat frequency是16.67M 谐波数目是10.选择shooting模式。
pnoise仿真设置和结果:

                               
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想问一下是哪里出现了问题,非常感谢!!




发表于 2024-5-12 18:57:53 | 显示全部楼层
仿真设置 你可以想想扫描频率究竟是绝对频率  还是以50M为中心的频偏
发表于 2024-5-12 18:59:06 | 显示全部楼层
低频下可能TSPC效果不好喔
 楼主| 发表于 2024-5-12 19:19:30 | 显示全部楼层


fayekoko 发表于 2024-5-12 18:57
仿真设置 你可以想想扫描频率究竟是绝对频率  还是以50M为中心的频偏


谢谢,我发现是绝对频率没选对
 楼主| 发表于 2024-5-12 19:20:16 | 显示全部楼层


fayekoko 发表于 2024-5-12 18:59
低频下可能TSPC效果不好喔


请问这个是什么意思呢,什么效果不好呀
发表于 2024-5-12 19:29:28 | 显示全部楼层


huit_ 发表于 2024-5-12 19:20
请问这个是什么意思呢,什么效果不好呀


TSPC 在低频下 转换速度不够快的话  可能会有逻辑错误   
 楼主| 发表于 2024-5-12 19:48:57 | 显示全部楼层


fayekoko 发表于 2024-5-12 19:29
TSPC 在低频下 转换速度不够快的话  可能会有逻辑错误


哦哦,谢谢,那如果想减少这种可能性的话应该怎么改呢,把低频的部分换成逻辑门电路吗
发表于 2024-5-12 19:53:05 | 显示全部楼层


huit_ 发表于 2024-5-12 19:48
哦哦,谢谢,那如果想减少这种可能性的话应该怎么改呢,把低频的部分换成逻辑门电路吗
...


嗯嗯 低频的DFF或者LATCH用普通CMOS就可以啦
 楼主| 发表于 2024-5-12 19:58:16 | 显示全部楼层


fayekoko 发表于 2024-5-12 19:53
嗯嗯 低频的DFF或者LATCH用普通CMOS就可以啦


好的,谢谢!!可以再问一个问题吗,想问下一般VCO差分输出怎么接到分频器单端输入的呢,需不需要用balun,我现在是在VCO两个输出后面接的buffer,然后选择了一路输入到分频器,不知道正不正确。
发表于 2024-5-12 20:52:40 | 显示全部楼层


huit_ 发表于 2024-5-12 19:58
好的,谢谢!!可以再问一个问题吗,想问下一般VCO差分输出怎么接到分频器单端输入的呢,需不需要用balun ...


单端可以的  或者你用差分的分频器
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