关于锁相环spur的仿真

Popoment · 发表于 2024-5-7 17:29:31

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小弟先谢过各位大佬了

最近在做PLL
目前控制电压上的纹波只有100uV，VCO的灵敏度是1G/V，按理来说这样的性能锁相环测出来的参考杂散应该比较低，但是我在用Cadence里面的DFT以及Db20函数对输出结果进行分析的时候，发现spur只有-45dBc，不知道是不是仿真的操作有什么需要注意的地方？

个人对于PLL spur的理解，应该是控制电压上的抖动通过VCO反映到了输出中，那么主要的影响因素就应该是Vcont的纹波和Kvco，不知是否正确？

电子新手是也 · 发表于 2024-5-9 10:04:25

它和你的仿真步长有关系，你可以试试看把step设小，同时设置strobeperoid。

Popoment · 发表于 2024-5-9 13:51:39

电子新手是也发表于 2024-5-9 10:04
它和你的仿真步长有关系，你可以试试看把step设小，同时设置strobeperoid。

请问具体有什么讲究吗？小白初入行找不到什么参考资料，还望大佬不吝赐教！

电子新手是也 · 发表于 2024-5-9 14:38:17

因为瞬态仿真也是在采样，每经过一个仿真step，才会得到一个电压值，最终将所有电压值连起来得到VCO的波形。所以如果step不够小的话，VCO的频率也会存在一定的仿真误差。你可以尝试一下，设置不同的step，看spur的变化，如果step持续变小，但是spur不变了，那就说明step足够小了，spur的原因主要还是电路本身决定的。strobeperiod是保证step的均匀性。

Popoment · 发表于 2024-5-10 09:54:57

电子新手是也发表于 2024-5-9 14:38
因为瞬态仿真也是在采样，每经过一个仿真step，才会得到一个电压值，最终将所有电压值连起来得到VCO的波形 ...

谢谢大佬，我这就去尝试一下！

张江板砖工头 · 发表于 2024-5-10 10:24:03

mark..

dolamos · 发表于 2024-9-19 11:53:17

kan kan

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